一个转换时间280 ns的10 bit两级流水线式循环ADC设计

设计了一款用于大分辨率高帧率图像传感器的10 bit列并行ADC。该ADC为两级循环式流水线结构,其中第一级ADC集成了相关双采样放大器功能,用于实现对像素输出电压的去噪和放大。两级ADC还采用了新型的前馈补偿式两级运放来改善动态建立特性并降低功耗。采用90 nm CMOS工艺进行流片制作,单个ADC面积为5μm×1 150μm。测试数据表明,ADC的微分非线性(DNL)为+0.78/-0.65 LSB,积分非线性(INL)为+1.63/-4.12 LSB,功耗为105μW。

支持循环自动流水线的粗粒度可重构阵列体系结构

可重构计算兼顾定制计算的高效性与通用计算的灵活性,是人们正在探索的一类新型计算机体系结构.文中介绍一种粗粒度可重构多核协处理器体系结构,用于加速计算密集或数据密集类算法.在该结构中采用具有猜测执行机制的循环自动流水线技术,将流水线并行执行和数据驱动执行紧密结合.采用以循环程序为单位的固定指令多数据流执行模式,在循环执行期间,每个单元固定执行一种指令,配置信息量减少,支持快速动态重构.设计了多种特殊数据传递指令,如非平衡数据复制指令、数据选择指令等,充分利用循环迭代内部、循环迭代间的数据相关,开发数据重用性,减少对存储器带宽的需求.以大容量FPGA开发板为基础,构建了8×8规模的可重构阵列实验环境.多个计算密集型程序的实际运行结果表明,该体系结构在流水线吞吐率方面可以达到每拍1个循环迭代,访问存储器的请求数仅为典型RISC处理器的3%,并且具有单拍切换配置现场的能力.

基于可重构计算技术的ASIP设计与实现

为了加速计算密集或数据密集类算法,设计了Kahn线程定义的虚拟指令,以及嵌入式粗粒度可重构阵列流水线处理器的体系结构。通过指令流水线设计,实现虚拟指令的并行执行,将指令级并行扩展为线程级并行。系统运行时,采用订阅/发布机制作为可重构阵列的通信机制,利用可重构系统可重复配置的特点,提高了系统的计算效率。通过仿真实验验证了基于可重构计算技术的流水线处理器结构的有效性。

技工院校汽车专业人才培养教改创新思路

通过调研汽车专业人才的现状,提出了突出人才培养的教改创新思路,并着眼于校企对接的实操场景创新、教材配置创新,"流水线"循环教学模式创新、教学理念创新,为技工院校汽修专业人才培养改革提供借鉴与参考。