快速浮点加法器设计研究

浮点加法器处于浮点处理器的关键路径,为提高浮点加法器的速度,对浮点加法器的关键部分进行了研究:采用了预测执行,并行运算技术。引用混合加法器,前导"1"检测采用快速的LOPV电路实现,混合加法器由输出选择电路对"+1ulp"操作进行合并,提高了运算速度,这些技术在双精度FPU和24位浮点DSP中应用得到了理想的效果。

快速浮点加法器的全定制设计

描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计在研究快速实现算法结构的基础上 ,采用全定制的电路及版图设计方法 ,提高了浮点加法器的工作速度 ,降低了芯片功耗 ,并通过减少芯片面积 。