具有快速锁定时间的ADPLL电路设计

快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz~35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.

快速锁定装置在膝关节半月板损伤中的应用

目的探讨采用可吸收快速锁定缝合装置(Rapidloc-PDS)在关节镜下缝合治疗膝半月板损伤的治疗效果。方法30例33侧半月板损伤在关节镜下应用Rapidloc-PDS可吸收缝合装置缝合撕裂的半月板。术后由专科治疗师指导康复训练。结果术后平均随访7.4个月(3～12个月)。2例在缝合部有轻度疼痛,1例膝关节屈曲活动受限,1例伸直活动受限;其余患者症状消失,无关节弹响,功能良好。Lysholm评分术前(58.0±13.0)分,术后末次(93.0±7.0)分(t=2.628,P<0.01);IKDC2000评分术前(49.0±11.5)分,术后末次(90.0±8.6)分(t=1.375,P<0.05)。结论Rapidloc-PDS可吸收缝合装置关节镜下缝合半月板,具有安全、可靠、操作简便等优点。它采用all-inside技术,不需辅助切口,避免了血管、神经的损伤,特别适合于半月板后角及体部与后角交界区的损伤处理。

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm^2,频率范围为48-416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.

一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。

快速锁定的低功耗电荷泵锁相环

为加快锁相环的启动速度,文中提出了一种初始化电路,启动完成后,初始化电路停止工作,几乎不增加功耗.采用饱和输出鉴相鉴频器,扩展了鉴相鉴频器的工作范围.采用逻辑电路直接控制标准计数器并在脉冲分频器中消除吞咽计数器,节省了一个计数器,降低了功耗.采用0.18μm1.8V1P6MN阱标准CMOS数字工艺完成设计,版图面积为0.08mm2.仿真结果表明,初始化电路和饱和输出鉴相鉴频器使得锁定时间减小了19%.在输出信号的频率为266MHz时,相对抖动峰-峰值小于2.5%,整个锁相环的功耗约为17mW.

快速锁定的全数字延迟锁相环研究

为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合相应的控制逻辑电路,完成DLL的快速锁定,通过调整延迟单元的延时、个数及相应控制电路的大小,实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明,本设计能够在18个周期内完成输入时钟和输出时钟的相位同步,锁定范围是25MHz^300MHz,最大时间抖动为35ps。

采用可复位延迟链形成无谐波、快速锁定的延迟锁相环

为提高锁定速度,一种带单步复位(RES)延迟链的全数位延迟锁相环(ADDLL)得以发展。随着新的可复位技术的发展,DLL快速锁定和无谐波的特点逐渐显现。主要在常见的DLL电路中加入可复位延迟链,采用SI MC 180 nmCOMS工艺,并采用Synopsys的HSI M仿真器对电路进行仿真。仿真结果显示,改进的DLL工作频率范围可达50～250 MHz,锁定时间明显减小,且无谐波信号。

快速锁定频率合成器设计

对频率合成器的锁定时间进行了理论分析,介绍了几种快速锁定的实现方法,最后设计了一款C波段快速锁定频率合成器。

基于相位差限制技术的快速锁定锁相环

文章提出了一种新型的基于相位差限制架构的快速锁定的锁相环结构。在这个架构内包含两个鉴频鉴相器,参考时钟输入到一个鉴频鉴相器,而参考时钟的反相信号输入到另一个鉴频鉴相器。通过适当的时间在两个鉴频鉴相器之间切换,大于π的相位差可以被转化为一个较小的相位差,从而缩短锁定时间。和典型的锁相环相比,这种体系结构可以减少最多50%的锁定时间,在不增加带宽的同时可以适应较小的相位裕度。1009-2374(2012)

基于40 nm CMOS工艺可快速锁定的宽带锁相环电路设计

通过改进鉴频鉴相器（PFD）的电路结构，增加一个控制模块自适应调整电荷泵的充放电电流大小，设计了一种可快速锁定的宽频带电荷泵锁相环电路．当鉴频鉴相器输出的相位误差值大于控制模块中的延迟时间r时，打开控制开关增加电荷泵的电流，从而增加环路带宽，减少环路滤波器的电阻值，实现快速锁定，环路稳定性不变．当环路接近锁定时，调整带宽到预设的优化值，保证了系统性能的最优化．基于SMIC40nmCMOS工艺，完成电路设计与仿真．结果表明：在电源电压为2．5V时，该锁相环可实现输出频率范围为698～960MHz，17002200MHz，2300-2700MHz，覆盖GSM，TD-SCDMA，wCDMA，TDLTE四个通讯标准的工作频段，锁定时间小于12μs.

6.25 Gb/s快速锁定时钟数据恢复电路

基于65nm CMOS工艺,设计了一种6.25Gb/s时钟数据恢复电路（CDR）。该CDR采用基于相位插值的双环结构和带有快速锁定算法的2阶积分环路实现,支持半速、全速、倍速3种工作模式。其抖动传输带宽在2-7MHz范围内可调,相位插值精度为2.8°,DNL为1.1°,INL为5.6°。在频差为1.0×10^-3时,其锁定速度较传统CDR提高了1倍以上,可应用于满足PCI-E、RAPIDIO协议、短期爆发性传输数据的高速串行接口领域。

可实现快速锁定的FPGA片内延时锁相环设计

延时锁相环(DLL)是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0.25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20～200MHz,锁定时间相比传统架构有大幅降低。

用于快速锁定全数字锁相环的反馈调节算法

为降低全数字锁相环的锁定时间,在分析了不同相位检测机制和滤波器结构的基础上提出了自适应的反馈调节算法.该算法将锁定过程分为粗调、一级精调、二级精调三部分,分别对应数控振荡器的三级控制码,在不同的锁定过程中使用合适的滤波器结构且可根据频率差的大小自适应调节参数.基于所提算法,在180nm CMOS工艺下实现了一款可移植的快速锁定的小数全数字锁相环.测试结果表明:平均锁定时间仅为6.4μs,相当于128个参考时钟周期(20MHz),该算法有效地缩短了锁定时间.

一种实现快速锁定的锁相环的研究

本文对电荷泵型锁相环(CPPLL)结构里传统的固定电荷泵电流模式进行了改进,有效减少了锁相环系统的锁定时间。本文提出的PLL设计,在0.6μm标准CMOS工艺、3.3V工作电压下,使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真,改进后的锁相环锁定时间减少为改进前时的1/2。

一种快速锁定低抖动的时钟数据恢复电路

设计了一款应用于光通信28 Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400 ns,抖动峰峰值为2.5 ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。

一种新型的采用电流转向电荷泵的快速锁定小数分频锁相环

基于SMIC 0.13μm工艺设计了一款工作电压为1.5 V的模拟整数分频锁相环(Phase Locked Loop,PLL),提出了一种能有效解决电荷分流、提高开关速度的新型电流转向电荷泵,同时基于环形差分反相器设计了具有低相位噪声特点的压控振荡器。在整数分频锁相环基础上,加入MASH3结构的数字Σ-Δ调制器(Delta Sigma Modulation,DSM)实现了一种数模混合的快速锁定小数分频锁相环,能在输入参考频率为26 MHz下输出频率范围0.8 GHz^2.0 GHz,具有低噪声、低频率步进和快速锁定等优点。

一种快速锁定锁相环的方案设计

提出了一种锁相环快速锁定的方案,在传统锁相环基础上,额外设置辅助充电模块,此模块可实现在输入参考时钟与反馈时钟频率差距较大时,提供大电流对滤波器中的电容充电,在临近锁定状态时退出快速锁定模式切断充电通路,因此极大地缩短了的锁定时间,并基于电路仿真验证了方案的可行性与稳定性。

一种快速锁定双环路CPPLL的设计

在FPGA芯片的发展中,为实现FPGA强大的功能和性能,在FPGA芯片上内置灵活、性能良好的锁相环来进行时钟管理。基于上述需求设计了一款应用于FPGA中的锁相环电路,该电路主体结构采用的是数模混合的三阶电荷泵锁相环电路,通过采用双环路和动态调节CP输出电流的电路结构扩大了输出时钟的频率输出范围、降低相位噪声、缩短PLL锁定时间,设计出的芯片功能和性能有了明显提高。

一种改进型的快速锁定锁相环

捷变频率合成是雷达、通信、电子战等领域中极为重要的技术。锁相环因其应用的灵活性,在频率合成领域得到了广泛的应用。讨论了一种改进型的快速锁相环路,通过建模仿真以及实物验证,该锁相环路在常规锁相环的基础上提高了频率锁定速度,具备较好的工程应用价值。

快速锁定锁相环技术综述

锁相环是把输出相位和输入相位相比较的负反馈系统。快速锁定的锁相环电路一直以来都是锁相环研究工作中的重点。本文对快速锁定锁相环技术做了综述性介绍,归纳得出快速锁定锁相环的发展历程及研究现状。