基于FPGA的快速浮点除法器IP核的实现

利用Altera的QuartusⅡ软件开发平台在FPGA上实现了快速浮点除法器IP核的设计。该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率。同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值。

自适应快速高精度数字频率计片上系统设计实现

本文提出了一种高精度数字频率计的片上系统实现方案。通过自适应转档提高系统测量精度。通过在边缘频率处的交叠处理解决了系统稳定性问题,提高了频率计的响应速度。通过快速除法器解决了测周法运算速度的瓶颈问题,可实时刷新计算结果。整个系统在保证高精度的基础上可快速获得测量结果。

高速8位微处理器设计

针对当前MCS51指令集的微处理器指令执行效率低问题,设计一款高速微处理器。其特点是:首先,采用快速乘除器和基4快速除法器,其计算速度是传统乘法器和除法器计算速度的48倍;其次,采用32位指令总线,能一次从ROM读取4个字节,覆盖所有指令长度,减少取指周期数;此外,使用五级流水线,能在单周期完成大多数指令;在Altera EP3C16 FPGA芯片上进行物理验证,根据Dhrystone 2.1性能测试,在相同的时钟频率下其综合性能是传统MCS51微处理器的12倍。实验结果表明,通过上面3种改进方法,微处理器指令执行效率得到极大提高。