基于扩展寄存器与片上网络的运算阵列设计

为提高多核处理器性能,在传统硬件加速部件的基础上,提出一种新型的运算阵列设计方案。将运算阵列与多核处理器的通信端口映射在扩展寄存器地址空间上,实现阵列与多核处理器的紧密耦合。通过片上网络连接各个运算单元,实现运算阵列的灵活配置和高度共享。在实验系统上实现1 024点快速傅里叶变换和H.264解码器,结果表明,与纯软件实现相比,该方案能使处理器性能和功耗都有所改善。

适用于多核处理器的扩展寄存器文件设计

针对处理器中可用寄存器数量有限的问题,提出一种适用于多核处理器的扩展寄存器文件设计方案。采用多组结构进行硬件设计,将通信端口映射在扩展寄存器地址空间上,以实现寄存器寻址核间通信机制,引入兼具底层指令与高层封装的混合软件配置方案,改进软件编译流程。评估结果表明,该方案将可用寄存器文件的数量增加一倍,核间通信指令数目减少50%,系统吞吐率得到优化。

基于65nm工艺的高性能低功耗处理器设计

研究并设计一款RISC处理器,从架构设计、电路设计、芯片后端设计多个层次保证其高性能、低功耗的特点。在架构设计层面,通过扩展寄存器堆来提升数据交互的局部性并降低对存储器的访问次数。在电路设计层面,利用动态门控时钟技术对乘除法模块和寄存器堆进行高效的时钟控制。在芯片后端设计层面,分析并比较TSMC 65 nm中GP和LP 2种工艺库,采用多阈值设计流程进一步提高处理器的速度并降低功耗。测试结果表明,与其他平台下的性能结果相比,该处理器可以将RS前向纠错解码算法的吞吐率提高4倍~70倍。