基于EDT结构的可测性扫描链压缩研究

本文介绍了大规集成电路模片上系统(SoC)可测性扫描链压缩方法。利用EDT(Embedded Deteminsitc Testing)扫描链压缩逻辑,通过压缩扫描链设计的对比试验,分析与研究压缩扫描链压缩比率、芯片测试覆盖率、以及芯片外围测试管脚的需求数量等关键因素,总结得出芯片压缩比率与测试覆盖率的相互关系,研究结论有助于可测性设计在工程领域的应用。

基于测试向量压缩的多核并行测试

首先整合多个被测芯核的测试集,合并重叠的测试向量以减少测试向量个数,从而缩短了测试应用时间,测试应用时采用总线广播的形式实现并行测试;然后应用多扫描链相容压缩和距离标记方法压缩测试数据,多扫描链相容压缩后,测试向量宽度规则减小,且距离标记法可进一步有效地压缩测试数据量.该方法数据压缩效率高,测试应用时间短,与其他并行测试方法相比具有测试控制过程简单和硬件开销小的突出优点.