基于有载品质因数的低抖动时钟电路研究

抖动作为衡量时钟信号质量的重要指标,对电子系统的性能具有重要意义。数据采集系统要获得良好的信噪比,就必须要有高性能低抖动的时钟信号。本文应用相位噪声与抖动的关系,同时结合相位噪声Leeson模型,研究了时钟信号发生电路的抖动及相位噪声特性,分析了电路有载品质因数QL对抖动的影响,并给出了电路主要器件与抖动关系的显性表达式。以一种100 MHz低抖动时钟信号发生电路为例,进行了理论分析、仿真和实验验证,并将其应用到2.5 GHz采样时钟信号发生电路中进行了对比测试。结果表明,提高电路的有载品质因素QL可以明显改善其抖动及相位噪声特性。

应用于高速数据采集系统的超低抖动时钟电路

分析了高速数据采集系统对采样时钟抖动的要求,给出了时钟相位噪声和时钟抖动的转换关系;采用HITTITE的HMC1035LP6GE频率综合芯片作为主芯片,设计了时钟生成电路,2500 MHz输出时钟抖动测量值90 fs(整数工作模式,输入频率100 MHz,鉴相频率100 MHz,环路滤波带宽127 kHz,积分区间[10 kHz,10 MHz])。对比时钟生成电路在各种工作模式下的性能,给出了对应的设计指南。

高速低抖动时钟稳定电路设计

基于0．18μmCMOSMixedSignal工艺，设计实现了用于高速ADC的低抖动时钟稳定电路。在传统延迟锁相环结构（DLL）时钟电路研究基础上进行改进：设计基于Rs锁存器的新型鉴相器，消除传统鉴相器相位误差积累效应；采用连续时间积分器取代电荷泵进行时钟占空比检测，减小由于电荷泵充放电电流不一致而导致的误差。芯片面积为0．339mm×0．314mm，后仿真结果表明，在20～150MHz宽采样频率范围内，实现10％～90％占空比的输入时钟自动调整至（50±0．15）％，且锁定时间小于100ns，抖动为0．00127ps@150MHz，满足高速高精度ADC时钟性能要求。

用于高速ADC的低抖动时钟稳定电路

介绍了一种用于高速ADC的低抖动时钟稳定电路。这个电路由延迟锁相环(DLL)来实现。这个DLL有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新的时钟来调节时钟占空比到50%左右;二是调节时钟抖动。该电路采用0.35μm CMOS工艺,在Cadence Spectre环境下进行仿真验证,对一个8 bit、250 Msps采样率的ADC,常温下得到的时钟抖动小于0.25 ps rms(典型的均方根)。

正弦平滑时间幅度调制的低抖动时钟信号产生

针对低抖动时间幅度调制时钟信号引入滤波失真的问题,提出了一种正弦平滑改进的时间幅度调制方法,对时间幅度调制时钟信号进行正弦函数平滑处理,在保持过零点抖动较小前提下,改善时钟信号的频谱特性。仿真分析和现场可编程门阵列(Field Programmable Gate Array,FPGA)硬件实现结果表明,产生的正弦平滑时间幅度调制时钟信号有效抑制了带限失真,优于普通的数字压控振荡器和原始的时间幅度调制时钟信号。

可调节型低抖动时钟占空比稳定电路的设计

介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上，增加合连续时间积分器的反馈环路，并设计了时钟周期检测电路，同时可通过SPI配置积分器的参考电压，在片外调节芯片制造过程中产生的误差，并在前端增设一个高增益带宽时钟放大器，用来放大幅度很小（Vp-p〈100mV）的差分输入时钟信号。电路采用0．18μm1．8V1P5MCMOS工艺，可对频率范围为50~250MHz、占空比范围为10％～90％的输入时钟进行稳定调节，时钟峰一峰值抖动约为0．3ps@250MHz。

适用于HDTV的低抖动时钟电路

采用高速鉴频鉴相器、抗抖动电荷泵和差分对称负载延迟单元优化结构,综合分析环形振荡器各类噪声模型,设计了一种适用于HDTV的低抖动时钟电路。芯片采用SMIC 0.35μm标准CMOS工艺,3.3 V电源电压。在一定测试环境下,输出30 MHz时钟信号抖动σ仅为10.4 ps,能很好地满足电路设计要求。

卓联半导体公司提供用于光学线路卡设计的全球第一款集成有6个低抖动时钟输出的SONET/SDH模块定时芯片

卓联半导体公司近日推出了一款用于光学线路卡的、集成有6个超低抖动输出时钟的模拟定时芯片,其集成的时钟输出数量超过了任何其它竞争产品。

高性能流水线ADC中低抖动时钟占空比稳定器的设计

基于SMIC 0.13μm CMOS工艺,设计了一种适用于高性能流水线ADC中低抖动时钟占空比稳定器,并分析了内部电路参数变化对时钟电路性能的影响.在Cadence Spectre下仿真表明:该稳定器可实现20~250 MHz的有效方波输出,时钟占空比精度为(50±0.25)%,在250 MHz输入信号频率下,其均方根值抖动为56 fs,对输入时钟信号的要求低,可根据需要选择信号传输路径来节省功耗,非交叠时间可控.

10位高速模数转换器的超低抖动时钟设计

随着通信技术的发展,通过卫星提供数据、视频的高速数据传输系统得到快速发展,模数转换器(A/D)也得到了广泛应用。然而,模数转换器在处理高频信号时,对采样时钟误差即时钟抖动(jitter)特别敏感,极小的抖动都会使信噪比(SNR)大幅下降。通过对信噪比、有效位数(ENOB)和时钟抖动之间的相互关系进行理论研究和公式推导,提出一种超低抖动的时钟电路设计方案,并对方案进行器件选型、理论计算、原理设计和测试验证。结果表明,该时钟设计方案满足高速模数转换器的使用要求。

基于时钟抖动流水线结构的高效率真随机数发生器

现代加密系统对密钥随机性的需求不断增加。使用时序抖动、热噪声、亚稳态等作为熵源的真随机数发生器,因其可以提供高质量的随机性成为该领域的研究热点。因此,提出一种可配置、轻量级、高效率的真随机数发生器。该发生器使用基于随机数学模型的设计方法,由差分构架的两级时钟抖动流水线组成。第一级流水线中两个环形振荡器在规定时间内累积抖动,第二级流水线利用近似相同的两个环形振荡器的微小周期差构建时间数字转换器,对第一级输出的高斯抖动进行量化,通过数字化模块输出随机比特。在时间数字转换器运行过程中,第一级流水线已经重新启动累积下一个阶段的抖动,减少了空闲时间,提高了真随机数的质量和效率。在Xilinx Atrix-7平台进行了验证,该结构的硬件资源仅消耗了25个LUTs和13个DFFs,获得高达32.55 Mb/s的吞吐量。

时钟抖动对射频脉宽调制性能的影响分析

在全数字发信机系统中,射频脉宽调制(RF-PWM)将基带调制信号的幅度与相位信息编码为输出脉冲的宽度和位置。由于数字信号处理器件的非理想特性,其时钟信号的上升沿和下降沿存在抖动误差,影响RF-PWM的输出信号质量。基于3种RF-PWM实现方案,本文通过公式推导确定了时钟抖动引入的非线性失真项,并给出了时钟抖动影响下不同方案输出脉冲信号底噪的数学解析式。最后利用Matlab软件,对不同方案在时钟抖动条件下的基波、奇次谐波和底噪进行仿真验证,结果证明理论推导正确;同时对信号的矢量幅度误差(EVM)和邻信道功率比(ACPR)进行仿真,分析出时钟抖动对信号带内外性能的影响。结果表明,时钟抖动引入的非线性失真主要体现为底噪的抬高;不同RF-PWM实现方案时钟抖动的影响特性各有不同,其中五电平方案对时钟抖动影响具有抑制效果,且随时间分辨力的增大而增大。

高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系.通过合理的假设,利用自相关和功率谱密度的关系,推导出了信噪比与抖动和噪声的数学公式.并建立仿真模型,验证该公式.结果表明,在输入信号频率比较高的时候,信噪比以20 dB/倍频下降,时钟抖动决定了20 dB/倍频下降的起始位置.

时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog to digital con verter,ADC)的信噪比和无伪波动态范围(spurious free dynamic range,SFDR)等指标的影响.使用Labview在计算机上建立ADC仿真系统,并用 Analog Devices公司的AD6644设计了两套电路,对采样时钟抖动不同的 AD6644 的变换性能进行实际测量,分析了实测结果,还进行了对比仿真实验,并和理论分析互相验证.结果显示时钟抖动严重影响ADC的 SNR, 采样频率越高,影响越大,但会改善 SFDR.理论分析、仿真和实际测量的结果为高速、高精度 ADC电路的设计和芯片选型提供了很好的参考.

采样时钟抖动对伪码测距精度的影响

在皮卫星的伪码再生测距中,大量采用数字信号处理技术.而皮卫星体积小、功耗低特点决定只能采用较低指标的晶振源和简化的处理电路,两者带来的A/D采样时钟抖动会影响伪码跟踪环的跟踪性能,进而降低测距精度.分析了A/D采样时钟抖动在伪码测距处理过程中的噪声模型,并对码跟踪环的跟踪性能的影响进行了分析,仿真结果显示A/D采样时钟抖动、采样位数和中频共同作用影响伪码测距精度.

时钟抖动测量方法

研究了时钟抖动的测量方法,并根据时钟抖动与ADC采样信号信噪比之间的关系,提出利用信噪比测量时钟抖动的两种方法:(1)通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法;(2)通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。同时利用M atlab分别对两种方法进行了仿真和验证。最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。测量结果表明,频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确,并且具有很好的一致性。

采样时钟抖动对超宽带脉冲雷达目标检测性能的影响

信号采样是超宽带脉冲雷达接收的关键环节,其中采样时钟抖动会引起ADC输出信噪比的下降,继而对雷达目标的检测性能产生一定影响.为此以雷达目标的检测性能为评价原则,研究了高斯白噪声环境中采样时钟抖动引起的信噪比损失,并以匹配滤波检测器和多样本能量积累检测器为对象,详细推导了采样时钟抖动与目标检测概率的关系.据此给出了输出信噪比损失的理论曲线,通过仿真对比分析了不同检测方法下采样时钟抖动对目标检测性能的影响,对超宽带脉冲雷达系统设计中的采样时钟选取有直接指导意义.

利用ADC输出码密度测量时钟抖动的仿真研究

在已有的利用ADC采样研究时钟抖动基本模型的基础上,提出了利用ADC的输出码密度测量时钟抖动的修正模型.考虑了量化噪声的影响,利用信噪比关系,根据修正模型导出了最佳性能公式.最后通过MATLAB对这个修正模型进行了仿真验证,并指出可以利用修正模型对实际测量结果进行修正.

几种利用ADC采样测量时钟抖动方法的比较

研究了使用ADC采样测量时钟抖动的基本原理,在阐述了已经公开发表的利用ADC采样测量时钟抖动的"相干测量法"和"信噪比测量法"的基本思想之后,本文还给出了一种基于正弦信号四参数估计测量时钟抖动的"参数估计法",同时通过MATLAB仿真比较了这几种方法的优劣。仿真结果表明,"参数估计法"在这几种方法中具有独特的优势。总的来说,利用ADC测量时钟抖动的大小和分布具有测量设备简单,测量方法简便、快捷,测量结果精度高等特点。