锁相环电源噪声激起的抖动灵敏度研究

锁相环作为噪声敏感器件,最大干扰源来自电源噪声。为实现系统的高性能,盲目降噪是很多工程师唯一手段。文中指出,不同频点电源噪声对PLL造成的抖动不同,而单纯降噪可能导致过度设计且不能达到目的。文中通过搭建锁相环Spice模型,开发的一款软件作为论证工具来阐述抖动灵敏度概念。

电源噪声对PLL输出特性影响分析

论述了锁相环输出抖动对电源电压灵敏度的概念,此灵敏度概念可以预测特定频率和幅值下电源电压对应的输出抖动,主要针对于电荷泵锁相环进行研究,其中VCO采用LC交叉耦合结构,提出锁相环电源电压噪声对输出抖动影响的评估方法,也为研究其他结构的锁相环噪声性能提供参考。