一种基于40nm CMOS体硅工艺的抗单粒子翻转触发器设计

随着集成电路尺寸的不断减小,触发器受到单粒子打击时,电荷共享效应会使触发器电路的多个节点同时翻转.基于此,提出了一种新的触发器结构,即Rectangle DFF,可以有效过滤输入上的单粒子瞬态、并对三节点翻转免疫.该触发器由时钟晶体管堆栈架构和一个抗三节点翻转的锁存器组成,锁存器部分由12个交叉耦合的反相器和3个二输入的C单元结构组成.通过时钟晶体管堆栈结构可以屏蔽单粒子瞬态,由于3个C单元的输入不会同时翻转,能够有效屏蔽电路中的软错误.在40nm CMOS体硅工艺下的SPECTRE仿真表明,与基准的三模冗余触发器相比,面积开销降低15%,延迟降低44%,功率延迟积降低2%.

基于Scrubbing的空间SRAM型FPGA抗单粒子翻转系统设计

基于SRAM工艺的FPGA在空间环境下容易受到单粒子翻转(Single Event Upsets,SEU)的影响而导致信息丢失或功能中断.在详细讨论三模冗余(Triple Modular Redundancy,TMR)和刷新(Scrubbing)的重要原理及实现细节的基础上,实现了一种高可靠性、TMR+Scrubbing+Reload的容错系统设计,用反熔丝型FPGA对SRAM型FPGA的配置数据进行毫秒级周期刷新,同时对两个FPGA均做TMR处理.该容错设计已实际应用于航天器电子系统,可为高可靠性电子系统设计提供参考.

两个低开销抗单粒子翻转锁存器

提出了两个抗单粒子翻转(SEU)的锁存器电路SEUT-A和SEUT-B。SEU的免疫性是通过将数据存放在不同的节点以及电路的恢复机制达到的。两个电路功能的实现都没有特殊的器件尺寸要求,所以都可以由小尺寸器件设计完成。提出的结构通过标准的0.18μm工艺设计实现并仿真。仿真结果表明两个电路都是SEU免疫的,而且都要比常规非加固的锁存器节省功耗。和传统的锁存电路相比,SEUT-A只多用了11%的器件数和6%的传输延时,而SEUT-B多用了56%的器件数,但获得了比传统电路快43%的速度。

一种用于评估抗辐射DSP单粒子翻转的试验方法

本文提出了评估DSP电路单粒子翻转效应的试验方法,该方法包含单独静态检测SRAM、通过CPU读取内部寄存器和功能检测等三种方式.根据该方法,设计了DSP电路的单粒子翻转检测软件系统和硬件检测系统,并在HI-13串列重离子加速器上进行了单粒子翻转验证试验,获得了待测DSP器件的地面模拟翻转率数据.利用在轨错误率计算软件,计算出在标准辐照注量(1.0E+7icons/cm2)下电路的SEU在轨软错误率约为1.8E-12错误/位天(GEO,等效3mm Al屏蔽),运用该方法可以较好的评估DSP电路的单粒子翻转性能.

用SOI技术提高CMOSSRAM的抗单粒子翻转能力

提高静态随机存储器(SRAM)的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅(SOI)基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61.8MeV/(mg/cm2),优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。

面向独热编码的有限状态机抗单粒子翻转设计

在空间高能粒子影响下,电路容易发生单粒子翻转,而在电路设计中处于核心地位的有限状态机一旦受到单粒子翻转影响,可能无法进行正常的状态转移,从而导致有限状态机失去数据控制功能。为此,面向独热编码的有限状态机进行了抗单粒子翻转设计,并以航空全双工交换以太网中的入队数据总线控制模块作为验证模型,通过故障注入验证了设计方法的正确性。最后对该设计进行了可靠性评估,结果表明相比于传统的三模冗余加固方法,该方法的失效概率降低了两个数量级,此外还能根据实际需求调整纠正位数。相比于编码方式,该方法采用的逻辑更简单,更便于设计人员的开发和使用,具有较强的实用性。

航天用SRAM型FPGA抗单粒子翻转设计

采用SRAM工艺的FPGA因其性能优异,在空间领域的应用受到重视;但是在空间环境中,SRAM型FPGA易受单粒子翻转的影响而导致逻辑故障或功能中断。文章提出对该类芯片的配置逻辑部分采用回读比较后刷新、对其BRAM部分采用通用自纠错宏的抗单粒子翻转(SEU)设计方案,在牺牲一定的器件性能的情况下,能达到较好的抗辐射效果。

基于130nm CMOS工艺抗单粒子翻转和单粒子瞬态加固技术研究

在空间辐射环境下,CMOS集成电路易受到单粒子翻转和单粒子瞬态的影响,可导致器件功能异常。文章首先分析了几种典型的加固技术,并从触发器的电路结构和物理版图出发,提出了一种基于130nm CMOS工艺抗单粒子翻转和单粒子瞬态脉冲的触发器单元加固设计方法。并结合设计方法,实现了抗辐射加固触发器的设计,通过仿真分析验证了设计的正确性。

SRAM型大规模FPGA的抗单粒子翻转设计与试验验证

对SRAM型大规模FPGA进行了抗单粒子翻转(SEU)设计研究,提出了具体的有效减弱单粒子翻转效应影响的设计方法,并利用兰州重离子加速器(HIRFL)束流终端开展了单粒子效应模拟实验,对设计方法的有效性进行了试验验证。为星载信号处理机的抗单粒子翻转设计提供了参考依据。

SRAM-FPGA抗单粒子翻转方法和预估

为解决卫星通信系统中赛灵思公司的静态随机存储器型现场可编程门阵列(Xilinx SRAMFPGA)单粒子翻转问题,提出了一种占用硬件资源少,可靠度高的抗单粒子方法.该方法使用爱特公司的现场可编程门阵列作为检测芯片,可编程只读存储器芯片存储屏蔽位文件,通过联合测试工作组模式回读Xilinx FPGA配置文件并进行校验,发现出错则重新加载配置文件,消除单粒子翻转影响.该方法已成功在轨应用于某卫星通信系统.为计算卫星通信系统的可靠度,提出使用品质因数方法预估静态随机存储器型现场可编程门阵列单粒子翻转率,并与在轨实测数据进行比较,证明使用该方法的正确性,同时计算出实际飞行轨道的单粒子翻转率系数,为其他静态随机存储器型现场可编程门阵列、存储器等芯片的单粒子翻转率预估提供数据支撑,为我国卫星通信系统可靠性研究与设计提供参考.

星用微处理器抗单粒子翻转可靠性预示研究

运用程序占空比概念,对星用微处理器动态和静态单粒子翻转率之间的关系进行了研究,实现了星用微处理器动态单粒子翻转率的预示。将星用微处理器在轨运行期间满足单粒子翻转指标要求的概率与单粒子翻转率和飞行寿命联系起来,探讨了器件级和系统级的星用微处理器抗单粒子翻转可靠性预示方法。

星载扩频应答机抗单粒子翻转的设计研究

星载扩频应答机采用软件无线电的设计理念,射频模块硬件电路得到简化,核心信号处理模块通过大规模现场可编程门阵列(FPGA)实现,但存在单粒子效应影响产品功能。本文分析了当前四种抗单粒子翻转(SEU)设计方法,结合扩频应答机工作的任务特点,设计、提出了回读监控的设计方案并在某卫星型号中成功应用,最后提出了进一步研究建议。

一种XILINX 7系列FPGA的抗单粒子翻转加固技术

为解决XILINX公司7系列FPGA受SEU(单粒子翻转)的影响,采用一种基于软件错误缓解IP核(SEM IP)的新型回读刷新技术,使用SEM IP的故障注入方法并进行故障注入实验及单粒子实验。实验证明,该技术可在FPGA配置位流数据结构未知的情况下,以帧为单位对XILINX 7系列FPGA的配置位流进行比对及纠错,从而实现抗SEU加固。

静态随机存储器单粒子翻转效应的二维数值模拟

采用MEDICI二维模拟软件对静态存储器SRAM的单粒子翻转(SEU)现象进行了计算。对MOSFET漏区模拟得到的结果与电荷漏斗模型相吻合,表明所建立的物理模型的正确性。通过输入不同粒子的线性能量传输LET值,得到了某一结构器件的收集电荷与LET值的关系曲线,并给出临界电荷7 73×10-14C。

航空高度FPGA单粒子翻转飞行实验及失效分析

随着微电子工艺的发展,小尺寸、高密度及低电压的器件越来越多地应用于航空电子设备。许多科研人员发现高层大气及外太空的带电粒子带来的粒子辐射会对航空电子器件产生严重的影响。基于民用航空局方的要求,鉴于机载设备对单粒子翻转效应的隐患以及航空机载设备国产化的迫切需求,开展FPGA器件用于机载电子设备可能遭遇的单粒子翻转效应的风险问题研究。分析了主流FPGA在航空飞行高度的飞行实验数据,进一步论证其是否满足民用航空的需求。大量数据的分析结果证明,以当下主流FPGA芯片的工艺尺寸、工作电压的条件,单粒子翻转效应是一个不容忽视的问题。即便是航空飞行高度甚至是地面高度,FPGA芯片因单粒子翻转导致失效也是无法满足民用航空设备的安全性要求。

MOSFET单粒子翻转效应的二维数值模拟

用MEDICI二维模拟软件对MOSFET的单粒子翻转现象进行了计算 ,力图从理论上建立分析器件单粒子翻转的可靠手段 .通过输入不同粒子的线性能量传输值 ,得到了某一结构器件的翻转概率与线性能量传输值的关系曲线 .分析了不同结构参数的变化对单粒子翻转的影响 .模拟得到的结果与电荷漏斗模型相吻合 。

面向航空环境的多时钟单粒子翻转故障注入方法

随着新型电子器件越来越多地被机载航电设备所采用,单粒子翻转(Single Event Upset,SEU)故障已经成为影响航空飞行安全的重大隐患。首先,针对由于单粒子翻转故障的随机性,该文对不同时刻发生的单粒子翻转故障引入了多时钟控制,构建了SEU故障注入测试系统。然后模拟真实情况下单粒子效应引发的多时间点故障,研究了单粒子效应对基于FPGA构成的时序电路的影响,并在线统计了被测模块的失效数据和失效率。实验结果表明,对于基于FPGA构建容错电路,采用多时钟沿三模冗余(Triple Modular Redundancy,TMR)加固技术可比传统TMR技术提高约1.86倍的抗SEU性能;该多时钟SEU故障注入测试系统可以快速、准确、低成本地实现单粒子翻转故障测试,从而验证了SEU加固技术的有效性。

重离子微束单粒子翻转与单粒子烧毁效应数值模拟

用束径0 4μm的微束重离子数值模拟了单粒子翻转SEU和单粒子烧毁效应SEB.单粒子翻转给出了不同离子注入后漏区的电压(电流)随时间变化规律;计算了CMOSSRAM电路的单粒子翻转;给出了收集电荷随LET值的变化曲线并给出了某一结构器件的临界电荷;VDMOS器件单粒子烧毁给出了不同时刻沿离子径迹场强、电位线、电流和碰撞离化率的变化.

欧空局监测器单粒子翻转能量和角度相关性

结合欧空局推广需求,以及国内加速器和国际加速器比对的愿望,将欧空局单粒子翻转监测器(Europe space agency single event upset monitor,ESA SEU Monitor)成功应用于国内串列重离子加速器束流标定.通过和欧洲主要加速器的数据结果进行比对,分析系统内部单粒子翻转物理位图,验证了串列加速器在重离子束流监测技术方面的准确性.结合多方试验数据,观察到在低LET(linear energy transfer)单粒子翻转截面曲线亚阈区,相同LET值不同能量重离子引起ESA SEU Monitor翻转截面相差1—3个量级.采用基于试验数据的方法,确定了器件灵敏体积的几何尺寸、临界电荷以及收集效率,通过蒙特卡罗仿真揭示了ESA SEU Monitor单粒子翻转能量相关性的物理机理.同时针对试验中低LET值倾斜角度时,ESA SEU Monitor存储阵列中不同模块单粒子翻转所表现的敏感性差异,基于对器件结构的分析和计算验证,表明低LET重离子倾斜入射时,离子穿过不同模块灵敏区上方层间介质的差异是引起单粒子翻转角度相关性的根本原因.

一种数字信号处理器的单粒子翻转加固设计

为了降低数字信号处理器(DSP)电路在太空中发生单粒子翻转事件,本文从触发器单元、存储模块及电路系统三个层面论述了DSP的抗单粒子翻转加固设计。采用该抗单粒子翻转加固方法,实现了一款基于0.18μm CMOS体硅工艺的DSP电路,该电路逻辑规模约为150万门,面积为9.3 mm×9.3 mm。通过重离子加速器模拟试验评估,该DSP电路的单粒子翻转率约为4.37×10^(-11)错误/(位·天)(GEO轨道,等效3 mm Al屏蔽)。