抗辐射加固的皮卫星用实时操作系统设计

针对皮卫星及其星载计算机不同于大型航天器的需求与软、硬件体系结构,提出一种具有抗辐射加固功能的实时操作系统(RTOS)设计.该操作系统的内核、文件系统、协议栈及相应应用编程接口的设计采用了精简的结构与功能,以及有针对性的可靠性技术;同时,面向操作系统自身、处理器与外设寄存器,以及存储器,设计了基于存储器加固、操作系统自检与硬件监测的抗辐射加固与故障检测、隔离、恢复机制.提高了星载计算机和皮卫星的可靠性.测试与试验验证表明,该操作系统功能正确,性能满足需求,抗辐射特性有效,资源消耗符合I级降额要求.目前,该操作系统已被应用于某皮卫星型号.

SiGe HBT逻辑电路抗辐射设计加固技术

微电子抗辐射设计加固(Radiation Hardening By Design,RHBD)是指在电路设计中采用特殊版图或电路结构达到抗辐射电路的性能要求,且该电路应能使用标准商用生产线的工艺技术进行制造。论述了几种采用SiGe异质结双极晶体管(HBT)的逻辑电路设计加固技术。

面向设计加固的航天集成电路辐射效应评估方法研究与实践

航天集成电路是空间电子系统的核心部件,抗辐射加固技术是保障航天集成电路在空间环境可靠工作的核心技术。随着电路特征尺寸缩小至纳米尺度,单粒子效应逐渐成为制约航天集成电路抗辐射能力的最主要因素。北京微电子技术研究所团队以设计加固方式作为航天集成电路抗辐射研制技术路线,基于在重离子加速器上获取的大量单粒子试验数据,提出新工艺新器件的单粒子效应试验评估新方法,开展测试分析技术和辐射效应规律研究,为加固技术研究提供准确基础信息,检验设计加固技术有效性,揭示单粒子辐射损伤机制,为优化加固提供指导,最终形成高可靠、长寿命航天集成电路产品提供了关键支撑。

控制系统抗辐射加固设计知识管理系统的构建

一些人为造成的电磁威胁直接作用在无加固或低于加固指标的飞行器上将造成飞行器控制系统毁伤和飞行失控。因此，确保强电磁辐射环境下的安全飞行已成为飞行器实战化面临的重要问题。

基于130 nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅（SOI）CMOS工艺,设计并开发了一款标准单元库。研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计。提出了一种基于三模冗余（TMR）的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置。对双互锁存储单元（DICE）加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比。测试结果显示,应用DICE加固的存储单元电路在99.8 MeV·cm^2·mg^（-1）的线性能量转移（LET）阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm^2·mg^（-1）和99.8 MeV·cm^2·mg^（-1）两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁。结果证明,基于SOI CMOS工艺的抗辐射加固设计（RHBD）可以显著提升存储单元电路的抗单粒子翻转能力。

星载抗辐射加固接收DBF ASIC设计与实现

空间环境中存在的大量粒子,其辐射效应,特别是单粒子效应,严重威胁着空间CMOS器件的可靠性。文章首先分析了几种典型的数字单粒子瞬态加固技术,并提出了一种适合接收数字波束形成ASIC的抗辐射加固电路结构。通过对标准ASIC设计流程进行改进,给出了抗辐射加固ASIC设计流程。基于该改进的ASIC设计流程,实现了接收DBF ASIC的研制。

星载数字ASIC抗辐射加固设计与实现方法

空间环境中大量带电粒子的辐射效应,特别是单粒子效应,严重威胁着空间CMOS器件的可靠性。文章首先分析了数字单粒子瞬态机理和加固技术,在此基础上,针对复杂数字ASIC电路中存在的典型结构,提出了一种适合星载复杂数字ASIC的抗辐射加固电路结构。通过对标准ASIC设计方法进行改进,给出了抗辐射加固ASIC设计流程。最后实现了一款星载ASIC的研制,流片和测试结果表明了改进的ASIC实现方法的有效性。

基于RHBD技术的深亚微米抗辐射SRAM电路的研究

研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。

新型RHBD抗多节点翻转锁存器设计

在纳米数字锁存器中,多节点翻转(multiple-node upset,MNU)正持续增加.虽然现有基于互连单元的抗辐射加固设计(radiation hardening by design,RHBD)的锁存器可以恢复所有MNU,但是需要更多的敏感节点和晶体管.为了在获得高可靠性的同时降低硬件开销,提出利用辐射翻转机制进行加固的方法.首先,通过使用屏蔽晶体管减少敏感节点,进而降低使用的晶体管数;然后,将2个单元内的上拉晶体管进行交叉互连,从而构造出一个可抗MNU翻转的RHBD锁存器.在65 nm工艺下,与现有基于互连技术的RHBD锁存器相比,提出的RHBD锁存器可平均减少12.82%的面积,319.22%的延迟和10.66%的功耗.

卫星抗辐射加固分析

就卫星抗辐射加固的必要性和状况进行分析,提出了分层次加固和卫星抗辐射加固研究内容,以及“九五”期间加固技术飞行试验验证的设想。

基于自动检测与动态补偿的DC-DC转换器抗单粒子加固设计方法

以Boost型转换器为例进行了DC-DC转换器对单粒子瞬态的敏感性分析,研究了单粒子瞬态对环路响应的影响.基于对环路敏感节点的分析,采用电路与系统级的片上自动检测方法及时获取单粒子能量,进而转化为动态补偿的参数,实现了对不同单粒子能量下的瞬态特性改善.基于商用0.18μm BCD工艺,完成了一款高可靠Boost型转换器电路设计、版图设计与物理验证.实验结果显示,输入电压为2.9~4.5 V,输出电压为5.9~7.9 V,负载能力为55 mA,系统在单粒子瞬态效应的作用下,输出电压的最大波动不超过1 mV,抑制能力达到86.07%以上,能够抵抗LET=100 MeV·cm^(2)/mg的单粒子轰击.

某卫星载荷抗空间辐射环境设计

着重介绍了轨道高度600km左右的太阳同步轨道卫星及其载荷的空间辐射环境情况，阐述了卫星载荷抗空间辐射环境设计（防护设计）的措施及实施办法，并结合工程实践，对某卫星载荷提出了抗空间辐射环境设计的具体要求，进行了相关的抗空间辐射环境设计。实践证明，防护设计是切实有效的。

核电站水下移动机器人抗辐射加固策略

本文设计了一种核电站水下移动机器人,在分析机器人系统的各个组成部分的抗辐射敏感性的基础上,提出了包括器件选型、合理屏蔽、剂量监测和控制板卡接口模块化设计等系列的抗辐射加固策略,可为相似设备的抗辐射加固设计提供借鉴。

基于RHBD技术CMOS锁存器加固电路的研究

对基于RHBD技术CMOSD锁存器抗辐射加固电路设计技术进行了研究,并对其抗单粒子效应进行了模拟仿真.首先介绍了基于RHBD技术的双互锁存储单元(DICE)技术,然后给出了基于DICE结构的D锁存器的电路设计及其提取版图寄生参数后的功能仿真,并对其抗单粒子效应给出了模拟仿真,得出了此设计下的阈值LET,仿真结果表明:基于DICE结构的D锁存器具有抗单粒子效应的能力.

一款抗单粒子瞬态加固的偏置电路

通过增加一个NMOP、PMOS和一个电阻组成的单粒子瞬态抑制电路,设计了一种新的抗单粒子瞬态加固的偏置电路,该偏置电路具有较高抗单粒子瞬态能力.为了证实其抗单粒子能力,基于SIMC 130nm CMOS工艺设计了传统的及提出的抗单粒子瞬态两种结构的偏置电路.仿真结果表明,对于提出的加固偏置电路,由单粒子引起的瞬态电压和电流的变化幅值分别减小了约80.6%和81.2%;同时增加的单粒子瞬态抑制电路在正常工作状态下不消耗额外功耗,且所占用的芯片面积小,也没有引入额外的单粒子敏感结点.

65 nm CMOS工艺的低功耗加固12T存储单元设计

随着CMOS工艺尺寸的不断缩减,存储单元对高能辐射粒子变得更加敏感,由此产生的软错误和因电荷共享导致的双节点翻转急剧增多.为了提高存储单元的可靠性,提出一种由4个PMOS晶体管和8个NMOS晶体管组成的抗辐射加固12T存储单元,并由NMOS晶体管中的N_1和N_2以及N_3和N_4构成了堆叠结构来降低存储单元的功耗;其基于物理翻转机制避免了存储节点产生负向的瞬态脉冲,在存储节点之间引入的负反馈机制,有效地阻碍了存储单元的翻转.大量的HSPICE仿真结果表明,所提出的存储单元不仅能够完全容忍敏感节点的翻转,还能够部分容忍电荷共享引起的敏感节点对翻转;与已有的存储单元相比,所提出的存储单元的功耗、面积开销、读/写时间平均减小了18.28%, 13.18%, 5.76%和22.68%,并且噪声容限的值较大;结果表明该存储单元在面积开销、存取时间、功耗和稳定性方面取得了很好的折中.

单粒子四点翻转自恢复加固锁存器设计

为了容忍日益严重的单粒子多点翻转,提出了一种能够容忍单粒子四点翻转的加固锁存器——QNURL(quadruple node upset recovery latch).该锁存器包含40个同构的双输入反相器,形成5×8的阵列结构,构建了多级过滤的容错机制.通过有效地利用双输入反相器的单粒子过滤特性,当任意4个内部状态节点同时发生翻转时,都可以被多级过滤机制消除,自动恢复到正确值. PTM 32 nm工艺下的仿真结果表明,与现有的4种单粒子多点翻转加固锁存器综合比较,该锁存器的单粒子四点翻转自恢复比率高达100%,延迟平均降低了86.02%,功耗延迟积(powerdelayproduct,PDP)平均降低了78.94%,功耗平均增加了59.09%,面积平均增加了4.63%.文章最后对结构进行了衍生,提出了容忍N点翻转的(N (10)1)'2N结构框架.

32 nm CMOS工艺的单粒子多点翻转加固锁存器设计

随着集成电路工艺不断改进,电荷共享效应诱发的单粒子多点翻转已经成为影响芯片可靠性的重要因素.为此提出一种有效容忍单粒子多点翻转的加固锁存器:低功耗多点翻转加固锁存器(low power multiple node upset hardened latch,LPMNUHL).该锁存器基于单点翻转自恢复的双联互锁存储单元(dual interlocked storage cell,DICE),构建三模冗余容错机制,输出端级联“三中取二”表决器,可以有效地容忍单粒子多点翻转,表决输出正确逻辑值,不会出现高阻态,可以有效地屏蔽电路内部节点的软错误.该锁存器能够100%容忍三点翻转,四点翻转的容忍率高达90.30%.通过运用高速传输路径、时钟选通技术和钟控表决器,该锁存器有效地降低了功耗.32 nm工艺下SPICE仿真表明,与加固性能最好的三点翻转加固锁存器综合比较,LPMNUHL的延迟平均降低了40.16%,功耗平均降低了44.96%,功耗延迟积平均降低了65.40%,面积平均降低了34.60%,并且对电压/温度波动不敏感.

ASIC电路中时钟驱动的抗单粒子加固

CMOS工艺制成的ASIC电路在太空中应用时,在辐射效应的影响下可能导致数据出错,影响整个系统的可靠性。在ASIC电路的抗辐射设计时,最关注的是时钟(CLK)驱动电路受辐射效应的影响。为此,文章分析了深亚微米工艺条件下CLK电路受到单粒子瞬态扰动效应(SET)的影响,为消除SET效应对CLK电路的扰动提出了四种加固方案,且分别介绍了四种方案的加固原理。通过对四种方案的抗辐射性能进行比较,得出在对ASIC时钟电路加固时,需要考虑功耗、延时等因素而采用不同策略。此工作为以后研制抗辐射ASIC电路提供了良好的借鉴和基础。

一种低开销的三点翻转自恢复锁存器设计

随着集成电路特征尺寸的不断缩减,在恶劣辐射环境下,纳米级CMOS集成电路中单粒子三点翻转的几率日益增高,严重影响可靠性。为了实现单粒子三点翻转自恢复,该文提出一种低开销的三点翻转自恢复锁存器(LC-TNURL)。该锁存器由7个C单元和7个钟控C单元组成,具有对称的环状交叉互锁结构。利用C单元的阻塞特性和交叉互锁连接方式,任意3个内部节点发生翻转后,瞬态脉冲在锁存器内部传播,经过C单元多级阻塞后会逐级消失,确保LC-TNURL锁存器能够自行恢复到正确逻辑状态。详细的HSPICE仿真表明,与其他三点翻转加固锁存器(TNU-Latch, LCTNUT, TNUTL, TNURL)相比,LC-TNURL锁存器的功耗平均降低了31.9%,延迟平均降低了87.8%,功耗延迟积平均降低了92.3%,面积开销平均增加了15.4%。相对于参考文献中提出的锁存器,LC-TNURL锁存器的PVT波动敏感性最低,具有较高的可靠性。