CMOS集成电路总剂量效应加固技术研究现状

在核设施运行、乏燃料后处理、可控核聚变、航天卫星与太空探索、核军工、γ辐照站等存在强辐射的场景下,高能粒子、射线会与器件中的半导体材料相互作用产生辐射效应,对信号的完整性和精度产生较大影响。本文首先介绍了总剂量效应(TID)的作用机制,及其在MOS器件中的主要影响:总剂量效应会导致MOS管阈值电压漂移、跨导下降、载流子迁移率降低和电流额外泄漏等问题。其次,按照时间顺序依次阐述了近代以来总剂量效应在半导体器件特别是是CMOS器件中的具体影响,尤其对浅槽隔离氧化物(Shallow Trench Isolation, STI)受到总剂量效应的影响做了着重描述。最后,分析了在电路级中的总剂量效应,以及目前流行的几种抗辐射加固技术。

航天集成电路技术发展及思考

航天集成电路技术是航天工程的核心基础技术,其长期持续发展是我国向航天强国迈进的关键。本文介绍了国际集成电路发展情况、航天集成电路发展趋势、美欧等国家航天集成电路发展思路,以及我国航天集成电路发展现状,阐述了对我国航天集成电路发展的几点思考。

CMOS集成电路的抗辐射设计

随着商业微电子器件抗辐射能力的提高，使得对专用集成电路(ASIC)从设计上进行抗辐射加固成为可能。本文介绍了CMOS器件的抗电离辐射的主要加同设计方法，认为在商业工艺上可以获得低成本的中等复杂程度和耐辐射能力的专用集成电路(ASIC)。

面向设计加固的航天集成电路辐射效应评估方法研究与实践

航天集成电路是空间电子系统的核心部件,抗辐射加固技术是保障航天集成电路在空间环境可靠工作的核心技术。随着电路特征尺寸缩小至纳米尺度,单粒子效应逐渐成为制约航天集成电路抗辐射能力的最主要因素。北京微电子技术研究所团队以设计加固方式作为航天集成电路抗辐射研制技术路线,基于在重离子加速器上获取的大量单粒子试验数据,提出新工艺新器件的单粒子效应试验评估新方法,开展测试分析技术和辐射效应规律研究,为加固技术研究提供准确基础信息,检验设计加固技术有效性,揭示单粒子辐射损伤机制,为优化加固提供指导,最终形成高可靠、长寿命航天集成电路产品提供了关键支撑。

亚微米CMOS集成电路抗总剂量辐射版图设计

随着商业集成电路生产进入亚微米工艺时代,其生产出的微电子器件抗辐射能力不断提高,使得对专用集成电路进行抗辐加固设计成为可能。主要介绍了抗电离辐射的基本加固方法以及一种可以节省芯片面积的版图设计方法,使得在商用工艺上可以获得集成度更高的具有抗辐射能力的专用集成电路。

CMOS抗辐射加固集成电路单粒子效应仿真研究进展

以CMOS存储单元为研究对象,介绍了仿真在CMOS抗辐射加固集成电路单粒子效应机理及电路抗单粒子加固设计方面的研究进展,讨论了特征尺寸的缩小对单粒子辐射效应的影响,提出了利用交叉隔离和错误猝熄的方法改进传统存储单元的加固性能,并通过试验验证了该方法的有效性。

抗辐射高压集成电路技术现状与发展

高压集成电路是电能转换和控制的核心芯片.在星链计划为代表的新一代航天技术推动下,航天装备朝着小型轻量化、动力电气化快速发展,对抗辐射高压集成电路提出极大需求.相比大规模数字电路,高压集成电路面临高场与辐射协同效应,对性能影响严重且机理复杂.本文总结了高压集成电路辐射效应研究现状,围绕总剂量与单粒子效应,对高压集成器件与模拟集成电路的辐射影响、机理以及加固技术展开了介绍与总结.

浅析集成电路辐射抗扰度测试方法

集成电路的辐射抗扰度测试问题,已经成为限制电子设备性能的主要因素。目前集成电路的辐射抗扰度测试方法主要包括横电磁波小室法、吉赫兹横电磁波小室法、IC带状线法和近场扫描抗扰度法,但如何选用这些方法是一大难点,而随着干扰源频率范围扩大至GHz乃至数十GHz,现有的部分测试方法也暴露出诸多问题。从方法特点和测试配置两个方面对4种IC辐射抗扰度测试方法进行了阐述,并总结归纳了从测试配置到调整测试条件在内的一系列集成电路辐射抗扰度测试步骤,从频率范围、干扰场强、测试成本等方面对测试方法进行了对比分析。文中列举了各测试方法存在的典型问题及改进措施,最后提出了测试方法的3条选用原则,并给出了选用建议。可为测试人员提供参考,研究成果可用于集成电路辐射抗扰度测试的选用和改进工作。

宇航抗辐射加固集成电路技术发展与思考

宇航抗辐射加固集成电路是航天工程的核心基础技术。长期以来,美欧等国家对抗辐射加固集成电路持续支持并严格禁运,宇航集成电路的发展和自主可控是我国向航天强国迈进的关键核心基础之一,受到国家的高度重视。本文总结了宇航抗辐射加固集成电路发展特点和我国发展现状,分析了未来宇航抗辐射加固集成电路的发展需求,探讨了未来需要重点关注的3个技术方向,即软加固的天算芯片、高压功率器件加固和单粒子效应仿真。

集成电路应用与抗辐射加固(上)

本文从特定应用出发介绍集成电路抗辐射加固的若干技术,包括辐射因素、抗辐射材料及器件,着重介绍SOI材料的相关技术的现状及其应用。

集成电路应用与抗辐射加固(下)

4 制造SOI材料的方法现在,有六种方法可供选用:(1)介质隔离技术;(2)硅/蓝宝石(SOS)隔离技术;(3)氧离子注入隔离(SIMOX)技术;(4)区熔再结晶(ZMR)技术;(5)硅片直接键合与背面腐蚀(SDB & BE)技术;(6)氧化多孔性硅全隔离(FIPOS)技术。在这些制备方法中,氧离子注入二氧化硅埋层隔离最适用于制备超薄(<150nm)硅材料。用这种材料制作的器件抗闭锁、短沟道效应及热电子效应小、电导大、亚阈值斜率特性好。TI公司和哈里斯公司已采用这种技术制作64k位SRAM,其性能和抗辐射能力与SOS技术相当,成品率达到50%以上,

半导体器件及集成电路抗辐射研究进展

本文主要介绍半导体器件及集成电路在各种辐射环境下的损伤失效模式,分析其失效物理机理,提出相应对策,以提高器件及电路的抗辐射能力。

一种高压集成电路工艺的抗辐射加固

承接了一项对AT&T公司现有的功率集成电路工艺(BCDMOS)从总剂量、γ剂量率、SEU和中子四方面进行核加固的研究课题。研究工作的重点是加固和优化我们的CMOS、DMOS和npn器件。初步的结果表明,抗核强度比我们原有的商品化产品工艺大大提高。

抗辐射加固集成电路的设计

本文叙述了CMOS集成电路的辐射损伤机理，并给出抗辐射加固集成电路的设计方法。

三项集成电路电磁兼容国家标准发布

2023年9月7日,国家市场监督管理总局(国家标准化管理委员会)正式批准发布三项集成电路电磁兼容国家标准,即GB/T 42968.1-2023《集成电路电磁抗扰度测量第1部分:通用条件和定义》、GB/T 42968.8-2023《集成电路电磁抗扰度测量第8部分:辐射抗扰度测量IC带状线法》、GB/T 43034.3-2023《集成电路脉冲抗扰度测量第3部分:非同步瞬态注入法》。

纳米级CMOS集成电路的单粒子效应及其加固技术

空间应用的集成电路受到辐射效应的影响,会出现瞬态干扰、数据翻转、性能退化、功能失效甚至彻底毁坏等问题.随着器件特征尺寸进入到100nm以下(以下简称纳米级),这些问题的多样性和复杂性进一步增加,单粒子效应成为集成电路在空间可靠性应用的主要问题,给集成电路的辐射效应评估和抗辐射加固带来了诸多挑战.本文以纳米级CMOS集成电路为研究对象,结合近年来国内外的主要技术进展,介绍研究团队在65nm集成电路单粒子效应和加固技术方面的研究成果,包括首次提出的单粒子时域测试和分析方法、单粒子多节点翻转加固方法和单粒子瞬态加固方法等.

TOPSwitch集成电路在DC/DC电源设计中的应用

文章介绍了PWM/MOSFET二合一的TOPSwitch系列集成电路及其在DC/DC电源设计中的应用,还介绍了基本反馈方式的DC/DC拓扑结构及其改进措施,并对由TOPSwitch集成电路构成的DC/DC电源进行了抗中子实验。

GaAs集成电路辐照效应试验研究

GaAs集成电路因其良好的电性能和抗辐射能力,广泛应用于各领域,尤其是航天航空方面。电路的抗辐射能力与设计和工艺密切相关,因此对3 bit GaAs加权相加电路进行了全面的辐照效应试验技术研究,主要对该电路进行中子、γ总剂量和γ剂量率辐照试验研究,对GaAs集成电路的耐辐照性进行了探讨,为建立中等规模耐辐射GaAs IC的电路设计、工艺制造和测试技术平台奠定了基础。

一种高抗辐射的SOI电脉冲时间间隔测定电路

研制出一种高抗辐射的 SOICMOS电脉冲时间间隔测定器集成电路。在阐述其工作原理的基础上 ,进行了抗辐射设计与版图设计。通过实验分析找到了向 SOI材料的 Si O2 埋层注入 F+ 离子的优化注入条件 ,有效地抑制 SOI CMOS器件的阈值电压的漂移 ,提高了电路的抗辐射性能。采用注入 F+离子 SOICMOS工艺投片后测试结果表明 :该电路与同类体硅电路相比 ,具有高速、低功耗。