一种3+8位112 MSPS折叠分级式A/D转换器

探讨和研究了折叠分级式A/D转换器。反向恢复时间短和结电容小的二极管可以明显改善绝对值电路的高频特性,由此,设计实现了一个分辨率为3+8位,采样速率达112 MSPS的折叠分级式A/D转换器。给出了电路结构框图和多个具体的子模块电路图;并给出了具体的实验波形和动态性能测试数据。

一种40 MSPS 10位流水折叠分级式A/D转换器

探讨和研究基于流水线(Pipelined)技术的折叠分级式A/D转换器(ADC),理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和具体的折叠电路,并得出了实际制作的ADC的测试图。该折叠分级式ADC的输入频率可达到1 MHz,2级折叠电路产生的高2位加上子ADC产生的8位,使A/D转换器可达到10位的分辨率,采样率最大为40 MSPS。

基于模拟余差的7位200MS／S分级折叠式A／D转换器

提出一种基于模拟余差的分级折叠式A/D转换器,对其原理和电路结构进行了分析,阐述了提高A/D转换器性能的关键问题。测试结果表明,设计的A/D转换器转换速率为200MS/s;在输入信号为6.0MHz时,信噪谐波比(SINAD)为45.1dB,有效位数(ENOB)为7.2位。给出了A/D转换器电路的具体结构,以及测试波形和动态性能参数测试结果。

150Ms/s、6bitCMOS数字工艺折叠、电流插值A/D转换器

在 1.2μm SPDM标准数字 CMOS工艺条件下 ,实现 6 bit CMOS折叠、电流插值 A/ D转换器 ;提出高速度再生型电流比较器的改进结构 ,使 A/ D转换器 (ADC)总功耗下降近 30 % ;提出一种逻辑简单易于扩展的解码电路 ,以多米诺 (Domino)逻辑实现 .整个 ADC电路中只使用单一时钟 .在 5 V电压条件下 ,仿真结果为采样频率 15 0 -Ms/ s时功耗小于 185 m W,输入模拟信号和二进制输出码之间延迟小于 2个时钟周期 .

一个10位、50MS/s CMOS折叠流水结构A/D转换器

在 0 6 μmDPDM标准数字CMOS工艺条件下 ,实现 10位折叠流水结构A/D转换器 ,使用动态匹配技术 ,消除折叠预放电路的失调效应 ;提出基于单向隔离模拟开关的分步预处理 ,有效压缩了电路规模 ,降低了系统功耗 .在5V电源电压下 ,仿真结果为 :当采样频率为 5 0MSPS时 ,功耗为 12 0mW ,输入模拟信号和二进制输出码之间延迟为2 5个时钟周期 ,芯片面积 1 4 4mm2 .

7位80MS/s电流模式折叠分级式模数转换器

提出了一种基于电流模式的折叠分级式A/D转换器(ADC),分析了电路原理和结构,阐述了如何提高ADC的性能。测试表明,电路已达到相关性能指标。转换速率为80MS/s,在3.0MHz输入信号下的信噪失真比(SINAD)为44.4dB,有效位数(ENOB)为7.1位。给出了已实现ADC电路的结构、测试波形和动态性能测试结果。

一种8位1 GS/s折叠内插A/D转换器

基于TSMC 0.18μm CMOS工艺,采用两级级联的折叠内插结构,设计了一种8位1GS/s折叠内插A/D转换器。在预放大器阵列输出端引入失调平均网络,优化了预放大器阵列的输入对管尺寸,以补偿边界预放大器的增益衰减。在折叠电路中引入幅度补偿电路,以增加较小的电路功耗为代价改善了电路的带宽限制,提高了增益及输出线性范围。分析了内插平均电阻网路中的高倍内插误差,通过优化内插电阻值,实现了内插输出失调的减小,保证了系统良好的精度特性。仿真结果表明,在采样率为1GS/s、输入正弦波频率为465.82 MHz的条件下,该8位折叠内插A/D转换器的有效位数能够达到7.31位,功耗为290mW。

折叠内插A/D转换器中分布式T/H电路的建模分析

分析了折叠内插A/D转换器中前置放大器和分布式采样保持电路的失真和对系统动态性能的影响,利用Hspice和Matlab进行了电路行为级的建模,分别对带宽受限、输入失调电压、时钟抖动和偏移等进行了仿真。最后,对数据进行了分析综合。所述结论可用来估计折叠内插A/D转换器中的失真,作为设计参考。

一种应用于流水折叠式A/D转换器的失调抵消预放大器

根据流水折叠式A/D转换器的应用要求,设计了一种失调抵消预放大器.采用开关电容电路实现失调存储技术,以减小输入失调电压对转换精度的影响,并通过引入MOS电容实现回馈噪声中和技术.基于SMIC 0.18μm CMOS工艺,在1.8V电源电压、200MHz时钟频率下,对所设计的预放大器进行了功能验证和蒙特卡洛分析.其失调方差仅为3.24mV,功耗为362μW.测试了整个10位100MS/s A/D转换器,最大INL和DNL分别为1.6LSB和0.6LSB.在fin=32MHz,fs=100MHz时,测得SFDR为55dB.

一种8位高速折叠内插A/D转换器的设计

介绍了基于0.35μm BiCMOS工艺的8位高速A/D转换器,采用独特的折叠和内插结构,在大大降低成本、功耗的同时,既能保证超高转换速率,又能达到较高的静态和动态指标。在采样率1GS/s和模拟输入差分250mV(Vp-p)、484MHz条件下进行测试,SFDR高达56dB,SNR高达45.5dB;在3.3V电源电压下,功耗为800mW。

CMOS折叠-插值A/D转换器中气泡效应的研究

ＣＭＯＳ折叠－插值Ａ／Ｄ转换器是一种新颖的高速、低功耗转换器，文中在芯片设计的基础上分析了这种转换器的结构在视频应用时潜在的气泡效应及其压缩消除技术，设计了采用气泡升降法的压缩电路及芯片，取得了较好的压缩效果．气泡效应是高速Ａ／Ｄ中普遍存在的可靠性问题，文中同样为尽可能消除其它高速Ａ／Ｄ的气泡失效提供了适用的分析和对策．

视频A/D转换器结构和折叠-插值技术的应用

讨论了已有的几种Ａ／Ｄ转换器结构原理及其特点，介绍了一种新研制的ＣＭＯＳ折叠－插值Ａ／Ｄ芯片结构的设计原理和性能特点。

两种流水折叠分级式ADC及其结构比较

本文利用模拟余量和模拟余差研制出两种流水折叠分级式ADC,提出了两种电路改进结构——有余差转换和无余差转换,并通过动态性能的测试来对比分析两结构的优缺点.无余差转换的ADC+和由其复合构成的ADC的测试表明,性能分别达到2bits@40MSPS ADC+和2+8bits@40MSPS ADC.对于实际制作的ADC电路,具体给出了结构图以及动态性能测试图.

一种用于16位Σ-Δ A/D转换器的跨导放大器

介绍了一种采用0.5μm CMOS工艺的轨到轨输入共栅共源带输出阻抗增强结构的跨导放大器电路。该放大器用在一个8倍过采样率,输出速率500 kps的16位二阶Σ-Δ加流水线型结构的A/D转换器中,位于Σ-Δ环路的第一级,完成过采样、相减求差和残差放大的功能,是整个A/D转换器的重要模拟电路单元。在5 V电源电压下,该放大器的仿真结果为直流增益大于90dB,单位增益带宽大于100 MHz,相位裕度大于75°。

10位100MHz CMOS流水线A/D转换器

介绍了一种10位100MS/s流水线A/D转换器的设计方法,采用增益提升技术,实现了增益为100dB和单位增益带宽为1.2 GHz的高性能跨导运算放大器。改进了系统的延时单元,能够准确地锁存输出信号,减少噪声的影响。仿真结果表明,整个系统的有效位数提高了0.5位。整个系统基于TSMC 0.18μm CMOS工艺进行仿真,结果表明,整个电路的各个工艺角在温度为-20℃~85℃下均能满足100 MHz采样率流水线A/D转换器的要求。

一种CMOS折叠结构ADC中的失调抵消技术

CMOS折叠预放电路的失调是限制 CMOS折叠结构 A/ D转换器实现高分辨率应用的主要原因之一 .文中提出差分对的动态匹配技术改善了折叠预放电路的失调 ,从而为研制 CMOS工艺中的高分辨率折叠结构 A/ D转换器提供了一种可行方案 ,并给出了 MATL AB和电路仿真的实验结果 .

高速ADC中折叠电路的改进

针对8bit 125Ms/s折叠插值A/D转换器芯片设计,文中提出了一种新的折叠波产生算法,在低压设计中节省了电压设计余度.折叠电路的尾电流源采用低压宽摆幅的共源共栅结构,使差分对的尾电流源更匹配,改善了整个A/D转换器的非线性;折叠电路输出端采用跨阻放大器输出,提高了折叠电路输出端的带宽;采用共模反馈电路,使折叠输出的共模点更稳定,减小了折叠波的过零点失真.整个电路采用2.5V低电压设计,UMC 0.25μm的工艺模型参数,用Hspice对A/D电路进行模拟验证.结果表明,此电路取得了预期结果.

一种低电压CMOS折叠-共源共栅跨导运算放大器的设计

设计了一种全差分折叠共源共栅跨导运算放大器,并将其应用于80MHz开关电容带通ΔΣA/D转换器中。该跨导运算放大器采用0.35μmCMOSN阱工艺实现,工作于2.5V电源电压。模拟结果表明,该电路的动态范围为80dB、直流增益63.4dB、单位增益带宽424MHz;在最大输出摆幅、建立精度为0.1%时,建立时间为7.5ns,而功耗仅为7.5mW。

基于模拟余量A2理论的2位40 MSPS ADC＋和2＋4位40 MSPS ADC

实施一种新的解决方案,将能输出模拟余量A2的独特ADC+应用于各类A/D转换器芯片,以构成性能扩展的复合A/D转换器。该ADC+是折叠式2位40 MSPS A/D转换器,应用于分级流水结构的4位40 MSPS A/D转换器,构成了复合2+4位40 MSPS A/D转换器。给出了实际电路的理论分析和实验测试结果,表明了此种解决方案的可行性及优点。

高性能AB类折叠共源共栅CMOS放大器设计

设计了一种高性能AB类折叠共源共栅CMOS音频放大器。该放大器的输入级采用折叠共源共栅结构,可以优化输入共模范围,提高增益;输出级采用AB类推挽结构,实现了全摆幅输出。基于65nm/2.5VCMOS工艺,对整个电路进行Hspice仿真。结果表明,设计的放大器开环增益为140dB,电源抑制比为138dB,共模抑制比为117dB,总谐波失真为-113dB。该放大器已被应用于音频Σ-ΔA/D转换器的设计中。