一种低延迟折叠插值12位1.5 GS/s ADC

基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后,给出版图设计要点和测试结果。

折叠插值ADC边界效应的研究

基于折叠插值ADC的研究,改善了平均电阻网络造成的边界效应。采用环形平均电阻网络、边界阻值取为等效电阻的方法来解决边界效应,同时提出了一种新型的边界折叠器结构。该结构应用于第一级边界折叠结构,能有效补偿边界过零点偏移,得到趋于准确的边界过零点,提高了ADC性能。基于TSMC 0.18μm CMOS工艺,在改善边界效应后对ADC进行仿真。结果表明,该ADC的ENOB为9.11bit,SFDR为61.69dB。

一种适用于折叠插值型ADC的新型编码器

提出了一种新的适用于折叠插值型ADC的高速低功耗的编码器。该编码器使用异或-或算法完成码制转换,并且利用新的串并联多米诺电路来实现。另外,还提出了一种新的宽范围的误差校正和位同步方法应用于此编码器中。仿真结果表明,此种新型编码器的功耗延迟积比常用的ROM编码器降低了约56%,而且更适用于较高位数的折叠插值型ADC中。

基于0.13μm SiGe BiCMOS工艺的12位1.6 GS/s折叠插值A/D转换器

提出了一种基于0.13μm SiGe BiCMOS工艺的高速、高精度折叠插值A/D转换器。采用基于SEF开关的新型采样/保持电路,固定保持阶段电压,实现了高速、高精度、高线性度的信号采样。采用带有射极跟随器的折叠放大器,构成平均折叠和环形插值的四级级联结构,减少了比较器数目,降低了建立时间和整体功耗。采用新型两级比较器,将模拟与数字信号进行隔离,优化了回踢噪声。使用小尺寸晶体管,减小了再生时间。在3.3/5 V电源和0.13μm SiGe BiCMOS工艺下,该折叠插值A/D转换器实现了1.6 GS/s的采样率,SFDR为71.3 dB,SNDR为63.6 dB,ENOB为10.27 bit。

视频A/D转换器结构和折叠-插值技术的应用

讨论了已有的几种Ａ／Ｄ转换器结构原理及其特点，介绍了一种新研制的ＣＭＯＳ折叠－插值Ａ／Ｄ芯片结构的设计原理和性能特点。

一种应用于折叠/插值型ADC的高速宽带采样保持电路

本文提出了一种基于0.18μm BiCMOS工艺设计的开环采样保持电路,采用了增益和失调误差数字校准算法提升动态性能,应用于高速折叠/插值型ADC中。电路仿真和测试结果表明,在2GSPS采样率下,折叠/插值型ADC的DNL≤±0.3LSB、INL≤±0.3LSB,有效位达到7.32位。

CMOS折叠—插值A/D转换器中的气泡效应研究

ＣＭＯＳ折叠—插值Ａ／Ｄ转换器是一种新颖的高速低功耗转换器，但随着输入电压和采样频率的增加，其动态特性变差，误码率上升，产生所谓的“气泡”现象。文章分析了“气泡”的产生机理，给出了减小“气泡”效应的方法及实现途径。

一种CMOS折叠结构ADC中的失调抵消技术

CMOS折叠预放电路的失调是限制 CMOS折叠结构 A/ D转换器实现高分辨率应用的主要原因之一 .文中提出差分对的动态匹配技术改善了折叠预放电路的失调 ,从而为研制 CMOS工艺中的高分辨率折叠结构 A/ D转换器提供了一种可行方案 ,并给出了 MATL AB和电路仿真的实验结果 .

一个10位、50MS/s CMOS折叠流水结构A/D转换器

在 0 6 μmDPDM标准数字CMOS工艺条件下 ,实现 10位折叠流水结构A/D转换器 ,使用动态匹配技术 ,消除折叠预放电路的失调效应 ;提出基于单向隔离模拟开关的分步预处理 ,有效压缩了电路规模 ,降低了系统功耗 .在5V电源电压下 ,仿真结果为 :当采样频率为 5 0MSPS时 ,功耗为 12 0mW ,输入模拟信号和二进制输出码之间延迟为2 5个时钟周期 ,芯片面积 1 4 4mm2 .

一种8位1 GS/s折叠内插A/D转换器

基于TSMC 0.18μm CMOS工艺,采用两级级联的折叠内插结构,设计了一种8位1GS/s折叠内插A/D转换器。在预放大器阵列输出端引入失调平均网络,优化了预放大器阵列的输入对管尺寸,以补偿边界预放大器的增益衰减。在折叠电路中引入幅度补偿电路,以增加较小的电路功耗为代价改善了电路的带宽限制,提高了增益及输出线性范围。分析了内插平均电阻网路中的高倍内插误差,通过优化内插电阻值,实现了内插输出失调的减小,保证了系统良好的精度特性。仿真结果表明,在采样率为1GS/s、输入正弦波频率为465.82 MHz的条件下,该8位折叠内插A/D转换器的有效位数能够达到7.31位,功耗为290mW。

高速ADC中折叠电路的改进

针对8bit 125Ms/s折叠插值A/D转换器芯片设计,文中提出了一种新的折叠波产生算法,在低压设计中节省了电压设计余度.折叠电路的尾电流源采用低压宽摆幅的共源共栅结构,使差分对的尾电流源更匹配,改善了整个A/D转换器的非线性;折叠电路输出端采用跨阻放大器输出,提高了折叠电路输出端的带宽;采用共模反馈电路,使折叠输出的共模点更稳定,减小了折叠波的过零点失真.整个电路采用2.5V低电压设计,UMC 0.25μm的工艺模型参数,用Hspice对A/D电路进行模拟验证.结果表明,此电路取得了预期结果.

一种用于预放大器的平均电阻网络设计

基于预放大器阵列,设计了一种用于解决电压失调的平均电阻网络。分析了电阻网络边界效应产生的原因。采用冗余预放大器设计、环形平均网络设计,并提出非等值终端电阻设计缓解边界效应。提出节点矩阵电流方程,为平均电阻网络的设计提供优化方向。在采用节点矩阵电流方程改善边界效应后,将该预放大器阵列用于12 bit的折叠插值ADC中,在2.5 GSPS采样频率、1.242 GHz的0.8 V正弦输入下,得到ADC的ENOB为10.32 bits,SFDR为74.3 dB。