可级联拆分查找表:增强型逻辑结构

提高FPGA芯片的性能和面积效率是FPGA结构研究的目标。结合现有的可拆分查找表和可级联查找表结构的优点,提出了可级联拆分查找表逻辑结构。通过在普通可拆分查找表结构中插入可配置选择器,实现了其中2个子查找表单元的可级联,大大减小了电路中2个子查找表之间的互连延迟。在MCNC测试电路集下,可级联拆分查找表在电路总面积相近的情况下,性能上平均提升12%。

基于FPGA的改进型FIR滤波器的实现

利用分布式算法对FIR滤波器的硬件实现进行了探讨,在数乘累加的理论上,对分布式算法的串行、并行和拆分查找表法的FPGA硬件实现方法进行了研究。结合FPGA查找表结构,兼顾资源及运行速度的要求,用拆分查找表的方法设计了16阶8位常系数FIR滤波器,并在Quartus Ⅱ 5.0下进行仿真,仿真结果验证了该算法的有效性和实时性。

最优型数字滤波器的设计与实现

提出了一种利用分布式算法实现最优型FIR滤波器的方法,并且对分布式算法的串行、并行和拆分查找表结构的FPGA实现方法进行了研究,分析各种结构的优缺点,利用最优型的方案实现了128阶的FIR滤波器,该方案减少了资源的占用量,提高了运算效率。采用了VHDL语言编程,在Altera的CycloneIII器件上实现,最后应用网络分析仪测试了其幅频特性,测试结果验证了该算法的有效性和实时性。