一种RISC型微处理器指令流水线结构

求文介绍一种ＲＩＳＣ微处理器的指令流水线结构、其工作原理及相关支持技术，包括ＨＥＬＰ指令的产生和插入、延迟控制转移以及硬件互锁。

超标量指令流水数学规划模型研究

结合计算机指令执行中的超标量指令流水技术,构建了一个船舶涂装工程排产和工组派工的数学规划模型,克服了船舶涂装工程中存在的空闲较多、日工作量分布不均、工组任务分配与涂装日程计划脱节等问题,改进后的日程安排压缩了涂装整体施工时间。同时根据模型中提出的安排工组出工次数最少原则和工作量均匀化原则,将各工组出工次数合理分配,给出了工组派工详单。数据实例验证结果表明了模型的可行性和有效性。

基于RISC技术的指令流水虚拟系统

文章在“软件模拟硬件”思想指导下 ,实现基于RISC技术的指令流水虚拟机 ,突出介绍了利用VisualC + +的面向对象开发环境实现虚拟机器的基本构思、设计方法和过程 ,在虚拟机的设计和实现中应用了RISC与指令流水线两大技术 .该虚拟机的实现表明 ,在计算机上建立虚拟系统应用于实验、教学和进一步的研究中是具有可行性的 .

一种采用3级指令流水线的51内核设计

流水线技术是提高系统带宽的一项强大的实现技术,并且不需要大量附加的硬件设置。在微处理器设计中采用流水线技术是提高微处理器性能的一种很有效的方法。本文主要介绍了自行设计的一种采用3级指令流水线的51内核的设计和实现。内容包括:3级指令流水线的划分以及相应的系统结构框架,51指令集中各种类型指令的执行情况,间接寻址功能的实现方法,流水线数据相关问题的解决方案,最后讨论设计的FPGA实现。

指令流水线阻塞问题分析

计算机处理器采用指令流水线,可大大提高指令的吞吐量。指令流水线中的阻塞,能够使指令流水线发生断流,导致指令流水线性能的降低。结构阻塞、数据阻塞、控制阻塞是指令流水线中具有代表性的三种阻塞。通过对结构阻塞、数据阻塞、控制阻塞产生原因的分析,提出避免三种指令流水线阻塞的方法,保证指令流水线不断流,使处理器的性能达到最优。

TMS320C55x的指令流水线及其效率的提高

TMS320C55x是德州仪器公司推出的新一代低功耗高性能定点数字信号处理器,其指令流水线具有自动保护机制。本文介绍TMS320C55x DSP的指令流水线及其自动保护机制,并探讨指令流水线方式下提高其执行效率的一些问题。

S698系列处理器中指令流水的设计与实现

介绍了指令流水的概念和基本原理,并指出应用流水线主要作用是提高吞吐量,以及其优点和缺点。分析了S698系列单核处理器的5级流水线结构,其划分为取指、译码、执行、存储和回写,并给出了相应的设计方案和仿真结果。目前该处理器已实现了量产,实际硬件的测试结果证实了指令流水确实能提高处理器的吞吐量。

一种基于哈佛结构的流水线处理机设计

面对近年来计算机专业工程教育的导向,急需加强学生CPU及相关技术的设计能力,提出并实现了一个基于哈佛结构的流水线处理机。针对本科实践教学中,指令级流水线设计需求与教学资源欠缺的矛盾问题,该处理机采用哈佛结构及相关技术,减小了相关处理和并行控制难度,控制了处理机设计的规模,从而一定程度上解决了教学过程中的冲突问题。该设计协调了多方面的实际情况,对实验环境和设备要求低,且经过小规模的教学实施,取得了良好的效果。

龙芯1号处理器结构设计

首先介绍了龙芯处理器的研制背景及其技术路线 .分析了龙芯处理器坚持高性能定位、稳扎稳打的设计策略以及兼容主流处理器的原因 ,并指出在目前达到与国外相同主频的客观条件不具备的情况下 ,应走通过优化处理器结构来提高性能的道路 ,并以处理器结构技术的突破为根本 .然后介绍了龙芯 1号处理器的体系结构设计 ,包括基于操作队列复用的动态流水线设计、在乱序执行的情况下实现精确例外处理、取指与转移控制结构、存储管理以及针对缓冲区溢出攻击的系统安全设计等等 .测试表明龙芯 1号处理器的指令流水线效率高 ,其安全设计能有效防范使用缓冲区溢出技术进行的网络攻击 .但龙芯 1号处理器的Cache过小 。

LSSIMD阵列微处理器的控制逻辑设计

首先介绍了 L S SIMD阵列微处理器的三种并行性 :数据并行、流水线并行和指令的并行执行 .针对这三种并行性 ,阐述了控制逻辑的设计 .

提前分支预测结构及算法研究

在理论上,越来越复杂的分支预测算法和更大的存储结构会使分支预测精度不断提高,但当前复杂算法和庞大数据结构所引发的分支预测时延已无法满足流水线单周期运行要求.针对分支预测精度和时延的矛盾,设计提出提前分支预测结构(ahead branch prediction architecture,ABPA).ABPA为流水线前端取指部件提供简单的分支预测表,以实现快速分支预测;复杂的预测算法和较大的存储结构均被移至流水线后端实现,从而保证了分支预测精度.对于一直难以准确预测的多目标间接分支指令,设计提出基于分支历史和目标路径的间接分支预测算法(indirect branch prediction algorithm based on branch history and target path,BHTP algorithm).提前分支预测算法采用改进的高精度分支预测算法和BHTP算法的混合.嵌入提前分支预测算法的分支预测引擎实现流水线后端的分支推测和目标预测,以及流水线前端的分支预测表更新.实验结果表明:采用ABPA结构和BHTP算法的分支预测系统平均精度达到94.27%.设计不仅实现了快速、高精度分支预测,更为分支预测的深入研究提供了条件.

基于GPU的并行计算性能分析模型

针对GPU并行计算领域缺少精确的性能分析模型和有针对性的性能优化方法,提出一种基于GPU的并行计算性能定量分析模型,其通过对指令流水线、共享存储器访存、全局存储器访存的性能建模,来定量分析并行程序,帮助程序员找到程序运行瓶颈,进行有效的性能优化。实验部分通过3个具有代表性的实际应用(稠密矩阵乘法、三对角线性方程组求解、稀疏矩阵矢量乘法)的性能分析证明了该模型的实用性,并有效地实现了算法的优化。

GPU矩阵乘法的性能定量分析模型

性能评价和优化是设计高效率并行程序必不可少的重要工作,存储系统的性能高低直接影响到处理器的整体性能。利用GPGPU-Sim对GPU的存储层次结构进行了模拟,找出了SM数量与存储控制器数量之间最佳配置关系。矩阵乘法是科学计算领域中的基本组成部分,是一种具有计算和访存密集特点的典型应用,其性能是GPU高性能计算的一个重要指标。性能模型作为并行系统性能评价的新的技术解决方案,具有许多其它性能评价方法无法比拟的优势。建立了一个性能模型,模型通过对指令流水线、共享存储器访存、全局存储器访存进行定量分析,找到了程序运行瓶颈,提高了执行速度。实验证明,该模型具有实用性,并有效地实现了矩阵乘法的优化。

基于ARM的除法运算优化策略

与传统的4／8位单片机相比，ARM的性能和处理能力是遥遥领先的。但与之相应，ARM的系统设计复杂度和难度，较之传统的设计方法也大大提升了，同时也大大拓展了针对ARM芯片特性进行优化的空间，例如针对指令流水线的优化、针对寄存器分配进行的优化等。

基于可重构计算技术的ASIP设计与实现

为了加速计算密集或数据密集类算法,设计了Kahn线程定义的虚拟指令,以及嵌入式粗粒度可重构阵列流水线处理器的体系结构。通过指令流水线设计,实现虚拟指令的并行执行,将指令级并行扩展为线程级并行。系统运行时,采用订阅/发布机制作为可重构阵列的通信机制,利用可重构系统可重复配置的特点,提高了系统的计算效率。通过仿真实验验证了基于可重构计算技术的流水线处理器结构的有效性。

基于GPU计算的虚拟现实仿真系统设计模型

现代GPU的诞生为实时的高质量图形生成提供了条件。借助GPU强大的几何运算能力,虚拟现实系统的性能将得到巨大的提升。本文提出了一套基于GPU计算的虚拟现实仿真设计模型,它可以充分发挥现代GPU强大的几何运算能力,将CPU从繁重的运算中解放出来,大大提高虚拟现实系统仿真计算的效率。

基于RISC-V的FFmpeg多媒体算法库优化策略

RISC-V处理器的广泛应用使得FFmpeg多媒体算法库在RISC-V平台上的高性能实现日益重要。提出一种基于RISC-V架构的系列优化策略,针对开源音视频多媒体FFmpeg算法库中不同特征和计算密度的算法,利用RISC-V指令集的扩展性对算法库中某些耗时的算法进行指令加速和并行优化。在深入研究RISC-V开源架构的基础上,构建一个基于RISC-V开源架构的高性能FFmpeg算法库。针对不连续访存类算法、数据依赖类算法、数据快速转换类算法,从向量单元配置、向量化访存、汇编优化、指令流水优化4个方面出发,大幅提升FFmpeg算法库在RISC-V处理器上的性能。实验结果表明,采用以上优化策略后的FFmpeg算法库在基于RISC-V架构的XT-910芯片上的性能得到明显提升,其中的不连续访存类算法、数据依赖类算法、数据快速转换类算法的加速比分别为8.20、3.67、3.62。

MSP430与液晶显示器的串行接口方案

针对利用微控制器(MCU)控制液晶显示驱动器(LCD)的应用开发实例,提出一种采用串行方式来设计微控制器和液晶显示驱动器之间接口的方案。该方案是在现有点阵式液晶显示屏上附加一个MCU,通过程序设计利用MCU的I/O端口去模拟I2C串行总线,从而实现利用MCU去控制LCD的目的;同时介绍一种在图符液晶显示系统中显示动态曲线的技术和实现方法。

一种高速8位单片机的电路实现

介绍了一种8位高速单片机的电路实现。该单片机采用哈佛结构、指令流水线、双数据总线、组合逻辑微控制器、进位链结构及机器周期为两倍时钟周期等方法,使设计的单片机在晶振为20MHz的条件下,每秒可执行600万条指令。

CPU仿真器结构分析及其IU模块的设计实现

CPU仿真器是进行硬件设计评估,系统软件设计开发和计算机体系结构研究的有力工具。在CPU的研制阶段通常也要同时进行操作系统的开发,为了在新型CPU问世之前运行和调试目标操作系统,就必须开发支持操作系统功能的CPU仿真器。因此,CPU仿真器在嵌入式系统的开发中扮演了重要的角色。本文详细分析了CPU仿真器的结构以及其核心模块IU(Instruction Unit)部分的实现。