耦合结构高分辨率电荷按比例缩放DAC的分析

耦合结构高分辨率电荷按比例缩放DAC占用面积小,功耗低,然而其互连结点之间的寄生电容影响了它的线性.介绍了耦合结构高分辨电荷按比例缩放DAC级间耦合电容值的设计方法,讨论了寄生电容对DAC精确度的影响.用两种不同的理论模型分析了电容轨迹误差对DAC精确度的影响,并在两种模型下比较了两级和传统的单级电荷按比例缩放DAC的精确度和版图面积.

一种改进的电压按比例缩放式数模转换器的架构

数模转换器是数字电子系统和模拟电子系统之间的常用接口电路。典型电压按比例缩放式结构的数模转换器可保证输出的单调性。分析典型的电压按比例缩放型数模转换器的工作原理,提出一种改进架构,从而降低了集成电路的制造成本。

基于SKILL语言的按比例自动缩放版图方法

使用程序自动缩放版图设计实现硬核的快速工艺移植。版图中对象位置和形状由点的序列构成,对各点乘以相同的缩放因子可以在不改变对象形状的前提下对任意形状对象进行缩放或位置搬移。基于此原理采用建立函数库的方法构建程序,使用递归算法处理层次化的版图并给出编程修改DRC错误的实例。在给出SKILL程序实现的基础上给出了一个完整的设计流程。实践结果显示设计时间缩短、硬核性能得到提高,面积缩小48%,门延时缩短40%。

可缩放的开路通路地屏蔽电感在片测试结构去嵌入方法

建立了标准CMOS工艺电感在片测试寄生参量模型.实验验证了相同频率时,信号线寄生的串联电阻、串联电感、并联电容与信号线的长度成正比.进而针对不同外径电感到焊盘之间信号线长度不同,采用相同去嵌入结构引起测量误差,不同的测试去嵌入结构又大大增加芯片面积的问题,首次提出针对该信号线寄生参量的按比例缩放地屏蔽开路通路测试结构去嵌入解决方案.使用0.35μm两层多晶硅、四层互连线的CMOS工艺电感流片验证了该方法的有效性.