物理层与链路层间接口转换逻辑的设计与实现

论述了物理层的 IX BUS总线与链路层的 POS PHY接口之间的接口转换逻辑的设计 ,详细介绍了 IXBUS总线接口逻辑设计和 POS PHY接口逻辑设计 ,包括时钟设计的实现、虚拟输出队列的实现、POS PHYLEVEL3接口控制的实现和 IX BUS总线 BURST方式的逻辑实现。使用 FPGA实现整个接口转换逻辑 ,经过功能自环测试、与其他通信设备对接测试、与通信测试设备对接测试和严格的温度实验 ,包括循环温度实验和极限温度实验 ,验证了接口转换逻辑的正确性和稳定性。

SoC中的伪双口RAM优化设计方法及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法.该方法将SoC中的TP RAM替换成SP RAM,并在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,以保持对外接口不变.将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPM工艺成功流片,die size为10.7 mm×11.9 mm,功耗为17.2 W.测试结果表明,优化后的RAM面积减少了24.4%,功耗降低了39%.

TP RAM的低功耗优化设计及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,使用自适应门控时钟,对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPC工艺成功流片,die size为10.5 mm×11.3 mm,功耗为17.07 W。测试结果表明,优化后的RAM面积减少了25.2%,功耗降低了43.07%。

TP RAM的低功耗设计及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,并在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPM工艺成功流片,die size为10.7 mm ×11.9 mm,功耗为19.8 W。测试结果表明:优化后的RAM面积减少了24.5%,功耗降低了45.16%。