40nm节点高深宽比接触孔刻蚀电性能稳定性改善

随着工艺节点减小,对高深宽比接触孔形貌和关键尺寸的精准控制变得愈加困难。基于40 nm逻辑器件量产数据,研究了高深宽比接触孔刻蚀工艺参数和刻蚀设备内部耗材的磨损对器件电性能稳定性的影响,并提出了工艺改进方案。通过减小SiO_2厚度,减小接触孔深宽比,从而改善孔内聚合物在孔底部沉积的问题;通过优化刻蚀工艺参数提高SiN/SiO_2刻蚀选择比,保持刻蚀后SiO_2的厚度与改进前工艺相同。测试结果表明,工艺改进后接触孔底部关键尺寸稳定性提升36%,接触电阻稳定性提升20%。通过工艺改进提高了电参数稳定性,对40 nm工艺节点逻辑器件产品良率提升起到了关键作用。

55 nm接触孔刻蚀工艺改善

55 nm接触孔刻蚀在该工艺窗口检查发现严重良率损失的问题,通过改变接触孔刻蚀这个工艺模块的工艺流程,使用了更先进的图形膜工艺可以解决这一问题。先进图形膜工艺与传统光刻胶相比对刻蚀后的接触孔边缘条纹与变形可进行良好的控制,图形转移能力更加可靠与稳定。调试中,利用电子束扫描的方法来验证新条件是否良好,可以大大缩短调试周期,并且节约成本。使用了先进图形膜工艺,接触孔的物理形貌完全符合量产的要求,并且最终将接触孔刻蚀关键尺寸缩减了7 nm,相应的工艺窗口也变大;成功将55 nm接触孔刻蚀套准精度提高33%,接触孔光刻的对准工艺窗口从15 nm扩大到了20 nm,更加利于量产的控制。

基于SGOI和CESL结构的新型应变硅NMOSFET的有限元研究

应变硅技术通过在沟道区引入适当的应变,达到提高载流子迁移率、改善MOS器件性能的目的。利用有限元法,研究了一种基于SGOI与氮化硅CESL应变结构的新型应变硅NMOS-FET。结果表明,与采用单一的SGOI或CESL结构相比,两者共同作用下的新结构能更有效地提高沟道应变。增加氮化硅薄膜的本征应力、减小应变硅层厚度、适当提高锗组分,均能有效增加硅沟道区的应变量。采用有限元分析进行的模拟研究,可弥补实验测量的不足,为纳米级应变硅器件的设计和制造提供参考。