基于行内局部性的内存控制器端预取

本文提出一种基于行内局部性的内存控制器端预取。采用位图的数据结构记录行内每个数据块的状态;并且对每一行进行区域划分,量化每个区域的访问局部性;根据区域内的局部性高低决定预取的激进程度。对于局部性较低的区域,预取区域内未被访问过的数据块;对于局部性较高的区域,同时采用跨区域的预取。通过动态调整区域规模的大小来适应局部性程度的变化。上述预取方法在龙芯3A6000处理器上实现并评测,评测程序采用SPEC CPU2006访存密集型应用。评测结果显示本文的预取方法将每周期指令数(IPC)平均提升6.51%,将单线程IPC最高提升46.80%(bwaves),将双核四线程IPC最高提升26.22%(lbm)。

一种基于风险代码抽取的控制流保护方法

代码复用攻击是控制流安全面临的主要威胁之一.虽然地址分布随机化能够缓解该攻击,但它们很容易被代码探测技术绕过.相比之下,控制流完整性方法具有更好的保护效果.但是,现有的方法要么依赖于源码分析,要么采用无差别跟踪的方式追踪所有的控制流转移.前者无法摆脱对源码的依赖性,后者则会引入巨大的运行时开销.针对上述问题,本文提出一种新的控制流保护方法MCE(Micro Code Extraction).MCE的保护目标是源码不可用的闭源对象.与现有的方法相比,MCE并不会盲目地追踪所有的控制流转移活动.它实时地检测代码探测活动,并仅将被探测的代码作为保护目标.之后,MCE抽取具有潜在风险的代码片段,以进一步缩小目标对象的大小.最后,所有跳转到风险代码中的控制流都会被追踪和检测,以保护它的合法性.实验和分析表明,MCE对代码探测和代码复用攻击具有良好的保护效果,并在一般场景下仅对CPU引入2%的开销.

一种GPU内存控制器的功耗管理设计

随着内存控制器性能的不断提升,其功耗也越来越高,高功耗使得芯片温度升高,影响内存控制器的性能。为了满足内存控制器性能要求,降低功耗,在内存控制器内部进行功耗管理就越来越重要了。介绍了一种应用于图像处理系统的内存控制系统功耗管理设计,通过使用该功耗管理设计,内存系统功耗明显降低。

基于强化学习DQN算法的内存控制器设计

为了提高神经网络加速器的访存性能,本文介绍了一种基于强化学习算法DQN的内存控制器(DQNMC)。首先,利用特定的访存序列在强化学习DQN算法中迭代优化,训练出基于BIM(Binary Invertible Matrix)的地址映射策略。其次,将训练好的地址映射策略在Xilinx VC707 FPGA上基于MIG IP硬件实现。实验结果表明,内存控制器DQNMC在10组测试基准中均实现了最高行缓存命中率,系统平均访问延迟降低了23.84%,最大访问延迟降低了33.58%。DQNMC以几乎可以忽略的硬件代价来达到超过主流地址映射方法的性能。

MCS-DMA:一种面向SoC内DMA传输的内存控制器优化设计

当前主流片上总线协议——AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DMA传输时的总线带宽利用率;另一方面使访存请求在内存控制器内部流水化完成,提升多个DMA并发时的总线带宽利用率.将该设计应用到北大众志SKSoC后,单个DMA传输时的总线带宽利用率提升至100%,多个DMA并发时的总线带宽利用率从33.3%提升至85.5%,而芯片的设计面积仅增加2.9%.

基于行冲突预测的内存控制器QoS管理机制

传统内存控制器QoS管理机制对处理器访存延迟控制能力有限.针对该问题,本文提出PRCC机制.该机制基于对后续处理器访存的预测,分析发出设备访存对处理器访存延迟的影响,阻止发出会导致处理器访存从行命中变为行冲突的设备访存,从而减少设备访存对处理器访存延迟的影响.面向北大众志SK SoC的评测结果表明:相比于传统方法,应用PRCC机制使设备访存对程序执行时间的影响从24%减少到12%,并且通过参数调节,能够在处理器与设备间取得更优的性能折衷.

无缝坏块处理与流水编程的NAND型内存控制器设计与实现

为满足航天大容量存储系统对高速存储及数据完整的需求,实现了一个基于NAND型内存的高性能控制器,提出了一种实现于NAND型内存芯片内部的流水编程机制,以及一种可以保证数据无缝连接的坏块处理机制。介绍了存储控制器的各个模块设计,并分析了不同情况编程机制所需的时间计算方法,建立仿真模型,利用蒙特卡洛方法仿真并讨论了流水编程机制的性能优化效果。在实际硬件平台验证了流水编程机制和坏块处理机制,结果表明该大容量存储系统的存储速率可达100MB/s,读取数据与存入数据保持一致,数据无乱序无丢失。

内存控制器的差错控制技术研究

对内存控制器ＥＭＣ的检错纠错机制进行了深入的分析，并结合Ｓｕｎ ｓｐａｒｃ２０的实现，给出对其进行检测的算法。

一种消除内存访问等待的DSP内存控制设计

随着数字信号处理器主频的不断提高,其中的运算单元已由单层流水线结构向多层流水线结构变迁。但随之带来了访问内存时出现等待周期的问题。文章提出了读写分层及硬件写回缓冲的设计,消除了访存单元等待周期,使访存单元获得100%的工作效率。

一种改进的DSP内存控制单元

高性能内存控制单元对于提高DSP芯片性能具有非常重要的意义。本文讨论并提出了多种内存控制单元结构并详细讨论各自特点。这些内存控制单元使得整个芯片的工作性能得到了提高,达到芯片时延小于3ns的设计要求。

基于FPGA的DDR3内存控制器的设计

随着DDR3内存的广泛应用以及技术的不断发展,不同的DDR3内存之间速度差异逐渐减小,针对DDR3控制器的研究已成为当前计算机领域关注的焦点。Altera在外部存储器方面提出一系列的解决方案,这些方案涵盖了从高性能DDR3到低功耗DDR的每种应用[2]。Altera FPGA通过外部存储器IP来提高存储器性能,它包括PHY和控制器。设计人员可以选择Quartus II软件所列出的默认存储器解决方案,根据存储器要求选择最佳PHY和控制器IP,也可以选择定制存储器接口。因此,使用Altera公司开发出的FPGA产品进行DDR3内存控制器的设计是一种很理想的选择。

一种针对DSP内存控制优化的硬件结构设计

提出一种新型结构的内存控制单元,此单元在完成访存操作的同时,可并行执行多种为访存优化的微操作,如自增量和自减量操作,且可实现对循环队列的支持。最后,文章给出了一种使用CSA结构的硬件实现。通过这种方法,整个内存控制单元可获得约45%的速度提升,而单元面积仅有10%的增加。

一种显示控制器和二维图形处理器通过同一个内存控制器访问内存的架构设计方法

目前移动多媒体设备和家庭娱乐多媒体设备正朝着高分辨率的方向发展,在多媒体的硬件解决方案中,带宽资源变得越来越紧张和珍贵,节省带宽和功耗是多媒体SOC设计的共同目标。如何在提高用户视觉体验的同时尽量减少系统带宽和功耗的消耗,是多媒体SOC设计领域一个难点和重要课题。本文介绍了一种显示控制器和二维图形处理器通过同一个内存控制器访问内部存储器的架构设计方法,可以达到以高性能低功耗完成多层图像混合叠加又能节省系统带宽消耗的设计目的,而且具有架构清晰、分工明确、易实现、软件控制流程简单等优点。

内存控制器，集成的就一定好吗？

暑假中最难熬的一段日子终于过去了，今年夏天的高温再加上大旱让菜菜对电脑发热的问题有了更深刻的认识，看来处理器还是发热低点好啊。“扣肉”（Conroe）和AM2都是不错的选择，不过说到处理器，有一个问题让菜菜困扰了很久，却一直没有弄明白……

凭什么整合？——了解整合内存控制器的优势

目前Athlon 64处理器不断降价，64位运算技术离我们越来越近，我们已经可以完全感受到64位运算时代的气息。众所周知，Athlon64采用64位运算，其运算速度和精度都远远优于32位处理器(例如Athlon XP和Pentium 4等)。藉由强大的Athlon 64，电脑系统的性能可以得到极大的提升。不过，人们往往忽视了一位幕后英雄，它在处理器内部扮演着极为重要的角色，但是却不为普通用户所知——它就是Athlon 64内部的整合内存控制器。

Athlon 64 3000＋的内存控制器有瑕疵？

不久前，笔者将电脑升级到Athlon 64 3000+(Socket754)处理器搭配VIA K8T800主板，并购买了一条V—DATA的DDR400 512MB内存。最初使用一切正常，但当笔者买回第二条相同型号的512MB内存后，问题就出来了：系统启动到POST画面时就一直停在那里，连BIOS设置都无法进入!

Rambus与NVlDIA针对特定内存控制器签署授权协议

全球技术授权大厂Rambus公司与全球视觉运算领导者NVIOIA公司宣布双方针对特定内存控制器签署相关专利授权协议。