应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计

文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性(DNL)最大不超过1 LSB,积分非线性(INL)最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。

适用于连续数据速率CDR的相位插值器研制

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。

一种基于相位插值器的低抖动串行链路接收器

为了提高接收器在多通道和多协议应用中的性能,提出了一种基于高线性度相位插值器的低抖动串行链路接收器。采用环形压控振荡器锁相环提供参考时钟,通过数字滤波器控制相位插值器调整采样时钟相位从而完成低抖动的数据恢复。整个接收器在65 nm CMOS工艺平台实现流片验证,单通道接收器的面积为320μm×685μm。测试结果表明,接收器工作在3.125 Gbit/s时,引入的总抖动仅为11.3 ps;电路采用1.2 V供电,功耗仅为21 m W;在PCIE,FC和SRIO三种协议规定的1.062 5-3.125 Gbit/s数据率下,收发器的误码率均小于10-12。

时钟数据恢复电路中相位插值器的分析和设计(英文)

分析了应用于时钟恢复电路中的相位插值器.为相位插值器建立了数学模型并基于模型对相位插值器在数学域进行了详细的分析.分析结果表明相位插值器输出时钟的相位和幅度强烈地依赖于插值器输入时钟间的相位差,同时提出一种新的编码方法来补偿相位的非线性.考虑到实际电路中寄生效应,文章同样在电路域中对相位插值器进行了详细分析.通过建立电路模型得到RC时间常数和输入时钟间的相差的关系,得到了它对相位插值器线性的影响.在设计中通过在PI的输入增加可控RC的输入缓冲器来调整输入时钟沿的快慢,从而降低了这种影响.最后利用分析得到的结论,使用90nm CMOS工艺设计并制造了一个相位插值器.它的供电电压为1.2V,功耗为1mW,工作范围从1GHz到5GHz.测试结果表明,输出相位单调并具有良好的线性度,验证了分析的正确性.

用二次最优控制推导Kalman滤波器和最优插值器

本文通过最小二乘拟合方法,将最优估计问题转换成二次最优控制问题,然后用统一的方式导出Kalman-Bucy最优滤波器和Ranch-Tung-Striebel最优插值器等,同时还给出最优插值器的一种新形式。

高精度∑-△音频DAC省面积插值器的设计与ASIC实现

介绍了一种用于∑-△音频DAC中能有效节省面积的插值器设计与ASIC实现方法。阐述了插值器的基本原理及常用设计方法。针对单级多倍插值器电路硬件消耗较大的问题,提出了4级级联多倍插值器结构和串行计算的电路架构。采用Synopsys和Cadence公司的EDA工具进行了完整的硬件电路设计、仿真和版图设计。芯片留片采用VIS公司3.3V,0.35#m的CMOS工艺。

一种基于开关跨导混频器的相位插值器

提出一种新型的四路正交混频器,基于该正交混频器设计了一种四路正交相位插值器。在TSMC 40nm CMOS工艺下的仿真结果表明,在相同的电源电压和仿真环境下,设计的相位插值器与传统结构相比,其步长、积分非线性和微分非线性等指标相近,其中混频器的功耗降低9.5%。在性能相近的条件下,设计的相位插值器的功耗优于传统结构。在更低的电源电压下,基于该混频器的相位插值器将有更好的应用前景。

高性能在线B样条插值器的设计与FPGA实现

插值在信号处理领域有着广泛的应用,人们提出了各种插值算法。B样条插值是一种插值性能很好的算法,而且存在高效实现算法,易于硬件实现。文中对3次B样条插值进行了详细分析,研究了3步滤波的插值算法。通过对3次B样条插值和3次样条插值仿真结果进行比较,确定了最终实现算法。最后,用Verilog代码实现了该插值算法,并且用X ilinx公司的Vertex-Ⅱpro 100芯片进行了测试。

真值递延法模糊推理插值器

分析了己有模糊推理算法作为近似表达函数关系的方法应用时存在的缺陷,给出了真值递延法模糊推理算法并证明了其具有保持被插函数单调性等良好性质.最后,讨论了把真值递延法也作为两种不同蕴涵算子下的全蕴涵三Ⅰ算法的清晰化方法的合理性,指出不同蕴涵算子下的全蕴涵三I算法和CRI模糊推理算法虽然在模糊输出集上存在差异,但在采用真值递延法作为共同的清晰化方法后,两类模糊推理算法在“精确输入-精确输出”响应关系下趋于统一.

高速以太网中高性能相位插值器的设计

为了应用于高速以太网时钟数据恢复电路中的时钟产生部分,基于TSMC 28nm CMOS工艺,设计了高精度高线性度的相位插值器电路。在分析了传统相位插值器结构后,设计中改进了该相位插值器的结构,提升了电路的线性度。其中采用8bit数字编码,理想情况下在每个象限内的插值精度为1.40625°,具有很高的精度。在仿真结果中表明整体电路的微分非线性(Differential non-linearity,DNL)为0.19LSB,积分非线性(Integral non-linearity,INL)为-1.5LSB,电路所占用芯片的面积为74μm×93μm。在电源电压为0.9V的情况下,电路的总功耗为6.42mW。。

用于新型符号的频偏补偿和解调的算法与电路

为提高传统脉冲位置调制(pulse position modulation,PPM)符号的频谱效率,提出了一种新型码片内4-PPM符号调制方法,在实现1 Gbit/s通信速率的同时,又大大减少所需频谱资源。可在解调时,该符号调制的误码率性能受到发射端时钟和接收端本地时钟之间的频率偏移的极大影响。针对此问题,又提出了一种在模拟域对该符号进行频偏补偿,并实现符号同步和高速数据解调的算法与电路。该电路系统通过消除接收数据和本地时钟的初始相差、提取两者的频偏信息、周期性改变本地时钟的瞬时相位3步实现频偏补偿,并同时在第3步利用本地时钟对接收数据进行解调。为提高相位插值器(phase interpolator,PI)的线性度,本文将延迟锁定环与PI相结合。在2π的插值范围内,实现插值区间32个,插值步长992个,分辨率2.016 ps,最大差分非线性(differential nonlinearity,DNL)0.183°,最大积分非线性(integral nonlinearity,INL)0.325°。此外,本文提出的相位控制算法有效避免了由电流毛刺所引起的输出相位突变。电路基于UMC 40 nm CMOS RF LP工艺进行设计与仿真。仿真结果表明:本文所提出的算法与电路,在典型工艺角下,将接收数据和本地时钟间的50×10^(-6)频率偏差度降至1.03×10^(-6),频偏补偿准确度达到97.94%,并实现1 Gbit/s的解调速率。该方法对高速PPM数据同步与解调具有良好的工程应用价值。

稀疏规则条件下的相似插值推理研究

模糊推理本质上就是插值器。但在稀疏规则库的条件下,当输入的事实落入规则“空隙”时,采用传统的CRI方法是得不到任何推理结果的。而采用KH线性插值推理也存在着难以保证推理结果的凸性和正规性等问题。为了在稀疏规则条件下能有好的插值推理结果,提出了一种相似插位推理方法。该方法能较好地保证推理结果隶属函数的凸性和正规性,这为智能系统中的模糊推理提供了一个十分有用的工具。

应用于ICS PCIE Gen2的扩频时钟模块电路

为了满足ICS(internet connection sharing,因特网连接共享)PCIE Gen2协议,可提供输入时钟信号给PC、PCIE桥芯片以及以太网等芯片,利用时钟扩频技术的研究来减少系统的电磁干扰问题。基于应用于ICS PCIE Gen2协议的设计要求,通过采用SMIC 0.18μm工艺设计传统锁相环结构,包括鉴频鉴相器、电荷泵、环路滤波器、环形振荡器、分频器以及相位插值器所设计的扩频时钟模块电路,实现了在满足指标400 MHz输出频率的基础上对扩频深度控制在-5×10-3以内,频谱峰值能量降低了10.32 dB,输出相位噪声在1 MHz频偏下为-107.378 dBc/Hz。未扩频模式下输出时钟的确定性抖动为31.6 ps,周期间RMS抖动为5.1 ps;进行扩频后,周期间RMS抖动为8.6 ps,满足了ICS PCIE Gen2的协议要求。

一种改进型整数倍多相滤波器在FPGA中的应用

在现代通信系统中,到处都有数字信号处理(DSP)的应用。DSP设计人员的主要工具之一是有限脉冲响应(FIR)滤波器。为提高系统性能要求,所需要的FIR滤波器系数越多(有大量的抽头),当然滤波器的响应也越好。由于大量的抽头增加了对逻辑资源的需求、增加了计算的复杂性,增加了功耗。在多速率信号处理系统中,特别是高倍数的抽取和插值应用中,对于用FPGA实现的DSP系统是很大的挑战。使用多相技术实现的重采样滤波器,可以达到与传统FIR滤波器相同的性能水平,但是使用了更少的逻辑、更简单的算法实现更低的功耗。结合spartan6中特殊Dsp结构,在利用多相技术的同时利用对称FIR滤波器系数,可以使用比传统整数型多相滤波器更少的资源,来获得相同的性能。

L/M倍抽样率转换器及其实现结构

给出了一种基于时变滤波器组的L/M抽样率转换器的实现结构。对非平稳信号(如语音)作谱分析或编码时,对不同的信号段可根据其频率成分的不同而采用不同的抽样率,从而达到既满足抽样定理又最大限度地减少数据量的目的;对信号抽样时,若抽样频率过高,必然会造成数据冗余,反之,必然会造成数据丢失,因此,希望数字系统的抽样率可以转换,插值器和重排器相结合的级联结构是将抽样率变成L/M倍最简单的一种方法。

一种基于维纳延迟环的高线性度TDC

设计了一种基于维纳延迟环的时间数字转换器(TDC)。该TDC基于TSMC 0.18μm CMOS工艺进行设计,实现了高分辨率和高线性度。采用一种新型环形传播延迟结构来代替时钟信号,相比传统结构,减少了1组粗-精2级插值器的使用。粗计数器由该新型环形传播延迟结构和6位计数器构成,实现了输入的START信号与周期信号同步,测量动态范围达到208ns。粗-精2级插值器中,第1级由粗插值器和同步器构成,第2级是一个基于单阶维纳环的精插值器。利用维纳环的循环滑动测量技术,有效提高了TDC的转换线性度。仿真结果表明,该TDC的分辨精度可达10ps,微分非线性低于20ps,积分非线性低于30ps。

用VRML语言构造动态虚拟现实模型

用 ＶＲＭＬ２、０语言构造动态虚拟现实模型的几种方法，针对每种方法给出了 ＶＲＭＬ语法实例，并着重介绍了插值器在制作对象动画中的重要作用。

从模糊控制的数学本质看模糊逻辑的成功──关于“关于模糊逻辑似是而非的争论”的似是而非的介入

针对最近发生的关于模糊逻辑的一场争论，根据模糊控制的数学实质提出了笔者的见解。特别，我们认为模糊逻辑工作者对自己的工作进行“反思”是有益的，盼望更多的学者加入讨论。

VRML中构造动态虚拟现实模型的方法

文章介绍了用VRML 2.0语言构造动态虚拟现实模型的几种方法,主要讲述了各种方法的原理,着重介绍了插值器在制作对象动画中的作用,并根据方法给出了相应的VRM L语法实例。

一种用于千兆以太网的时钟数据恢复电路设计与实现

采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。