改进的分层修正最小和LDPC译码算法及译码器设计

提出了一种改进的分层修正最小和的LDPC译码算法,该算法充分考虑到了译码器硬件结构的特性,使用了部分信息节点提前中止迭代的方法,降低了译码器处理数据的位宽。同时,在这种算法的基础上,设计出了结构简单的译码器,该译码器在资源使用非常少的情况下可以获得较高的译码吞吐量,同时保持译码器译码性能和相应的浮点算法很接近。另外通过合理地设计LDPC码校验矩阵(H矩阵)和译码器数据处理单元,使得译码器可以支持多种码长码率LDPC码译码。这样结构特点的译码器,在低功耗以及需要多种码长码率的编码进行数据传输的领域有着非常高的应用价值。

LDPC码的分层类拟合修正最小和译码算法

低密度奇偶检验码(LDPC)是一种广泛使用的信道编码,尤其在长码时性能更佳。与编码相对应的便是译码,起初LDPC译码算法的复杂度很高,因此在最小和(MS)译码算法中为了降低算法的复杂度,采用了近似运算,虽然有效地降低了算法的复杂度,却牺牲了部分的误码性能。针对这一现象,本文在最小和译码算法的基础上,再一次作出近似运算,提出类拟合修正最小和(CFMMS)译码算法。该算法会根据MS算法中的非线性函数构造出一种类拟合函数,可以对不同阈值内的变量节点信息作出不同的处理,尽可能实现对校验节点更新过程的准确补偿,使得到的结果更加接近于置信传播算法;在此基础上,应用分层式调度策略,提出一种分层类拟合修正最小和(LCFMMS)译码算法,改变了节点信息的更新顺序,提升了迭代更新中节点信息的可靠度,使得译码的收敛速度得以提升,同时节省了存储空间。仿真和数值结果表明,该文提出的译码算法在一定程度上提升了误码性能,且运算复杂度低、译码收敛速度快。

孔径扩展中相位修正因子估计的改进算法

传统的扩展拖曳阵列尺寸算法（Extended Towed Array Measurement,ETAM）在信噪比不够高、相位修正因子的相位角处于以间断点为中心的＂跳变区间＂时,扩展孔径均有可能失效。针对传统的ETAM算法中互相关相位角的间断点导致的算法不稳定问题,提出了一种相位修正因子估计的改进算法。该算法使用归一化互相关复向量的统计平均值作为相位修正因子的最小二乘估计,消除了互相关相位角的间断点带来的不利影响。数值仿真和实验数据分析结果表明：对于相位稳定甚至相位随机的单目标信号,改进算法均能有效扩展孔径,获得相对于常规波束形成（Conventional Beamforming,CBF）更高的方位分辨率和检测信噪比;相比于传统的ETAM算法,改进算法提高了相位修正因子的估计准确性,从而有效提高了算法的稳定性。

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix Ⅱ系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现。仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量。

一种新的LDPC译码器设计

对LDPC编译码技术进行了介绍,指出LDPC译码算法可以用高度并行的结构实现,可以达到很高的译码吞吐量。提出了分层修正最小和译码算法并对该算法进行了定点仿真,仿真结果表明,该算法性能优良并且能降低迭代次数以提高吞吐量,该算法在最好情况下可以节省一半的迭代次数。设计了一种新的LDPC译码器并完成了FPGA硬件实现,这种译码器能够实现LDPC码高速译码,实现了100 Mbps的译码吞吐量。该译码器能够支持多种通信标准的LDPC码译码,从而节省系统总体成本。

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。