宽带数字波束形成中的分数延时滤波器设计优化

在宽带数字波束形成处理中,一个关键问题是对阵列天线接收到的信号进行包络延时补偿。解决该问题的基本方法是通过分数延时滤波器对输入信号进行延时。本文主要讨论Farrow结构的分数延时滤波器设计优化方法,以便于工程应用。

基于稀疏约束的低复杂度可变分数时延滤波器

针对基于Farrow结构的可变分数时延(Variable fractional delay,VFD)滤波器需求解大量子滤波器系数这一关键问题,本文将稀疏约束理论引入滤波器的权系数优化中,研究具有稀疏系数的Farrow结构滤波器。在极大极小(Minimax)准则下,通过添加L1正则化约束项改进权系数优化模型,在系数(反)对称性基础上进一步增加系数的稀疏度。然后,采用交替方向乘子法(Alternating direction method of multipliers,ADMM)进行权系数迭代求解。仿真实验表明,本文提出的基于稀疏约束的VFD滤波器在保证高延迟精度的同时,乘法器和加法器分别减少了47.69%和58.60%,极大地降低了系统运算量以及复杂度。

基于Farrow结构的分数延时滤波器FPGA设计与实现

随着数字信号处理技术的不断发展,可变分数延时滤波器在采样率转换、时延估计、图像插值、雷达波束形成等高速信号处理系统中得到广泛应用,在FPGA中设计实现高效可靠的分数延时滤波器具有重要意义。本文介绍了Farrow结构的分数延时滤波器原理,基于Farrow滤波器由多个子滤波器构成的特殊结构,在FPGA中进行了设计与实现,并通过Matlab+Modelsim工具对设计的Farrow滤波器进行仿真分析,仿真结果与理论计算结果基本一致,相对误差在10-5量级,可以满足大部分工程应用需求。

基于Farrow结构的多径信道小数时延模拟方法

在信道模拟的过程中,为了更加逼近真实的通信场景,信道模拟器需要达到非常高的多径时延精确度,这对信道模拟器的仿真能力提出了更高的要求。信道模型的处理和加载任务通常在数字基带内实现,其时钟分辨率是有限的,需要借助Farrow结构小数滤波器来实现更高时延精度。为实现超高精度的时延模拟,根据信道模拟算法的特点,采取DSP与分布式乘法混用的方式对Farrow结构小数滤波器进行了优化设计。设计方案在创远信科的信道模拟器Pathrrot-X80上执行了验证和测试。结果表明,改进的Farrow滤波器的结构设计大幅度降低了FPGA计算资源的消耗,使得小数延时算法能够在高时延精度和低资源开销之间达到平衡;多径时延精度在低频段的测试结果与理论推算基本吻合,满足信道模拟所期望的0.1 ns的要求;时延精度在高频段与理论推算出入较大,为了达到更好的性能或更小的信号失真,可以考虑提升滤波器阶数,或寻找更优的系数计算算法。

基于加权最小二乘法的分数延时滤波器设计

相较于传统的可变分数延时滤波器无法满足延时的实时变化,Farrow结构延时滤波器因其独特的结构可以灵活地调整时延且不需重新设计滤波器系数。以加权最小二乘法作为分数延时滤波器系数配置的基本方法,通过建立离散加权平方误差函数对滤波器系数的配置进行理论推导。并设计一种最小化幅度响应最大绝对误差的迭代判断条件来确定权重函数,用以更新滤波器系数来实现滤波器性能的优化。

一种Farrow结构数字延时滤波器的设计

普通数字延时滤波器虽然结构简单,但系数计算过程复杂,在延时参数快速变化时,系数更新速度无法满足实时性要求,在工程应用上受限制。采用Farrow结构数字延时滤波器能够更加灵活高效地进行分数延时滤波,延时参数改变时,无需重新计算滤波器系数,更容易在现场可编程门阵列(FPGA)上实现。介绍了一种Farrow结构数字延时滤波器,提出采用基于对称结构的滤波器系数求解方法,并经过加权优化,获得最终Farrow滤波器的系数。系数计算过程中,通过对设计所得Farrow滤波器延时精度和误差的分析,调整加权因子的取值和滤波器阶数,进而提高延时精度。计算机仿真结果证明了加权对称系数求解Farrow滤波器系数方法的有效性和实用性。

宽带波束形成中小数时延滤波器设计

以电子战中的宽带波束形成器设计为背景,阐述了数字延迟线与小数时延滤波器相结合的时域波束形成方案,并引入广泛应用于多速率系统中的Farrow结构可变时延滤波器。针对宽带Farrow结构滤波器中乘法器资源消耗量较大的问题,采用对称结构的子滤波器系数求解方法,最后通过多次仿真验证了设计的合理性并给出相关设计参数的一般取值,为后续工程上的实现奠定了理论基础。

分数延时FIR滤波器设计及仿真

设计一种新型的分数延时有限长单位冲激响应(Finite impulse response,FIR)滤波器的设计方案和主要工作原理。研究重点在于通过对提出的算法进行仿真验证,并与传统算法进行比较,验证该算法的优越性。设计结构主要采用Farrow结构,以达到节省硬件资源的目的。仿真验证采用的工具是Matlab。

可变分数时延滤波器在超声成像系统中的应用

为了提升超声成像系统的图像质量,将可变分数时延滤波器引入超声成像系统声束形成环节,首先介绍了一种在实践中便于实现,且节省存储资源的Farrow结构可变分数时延滤波器,通过仿真验证了该时延滤波器能够提高时延精度,有效弥补时延误差导致的图像尾影;其次在FPGA中实现了该滤波器功能,时序仿真结果说明FPGA实现结果与理论分析一致,可用于实际工程实践。

Hermite分数时延滤波器在声纳信号源仿真逆波束形成中的应用

针对传统分数时延滤波器的幅频特性与群时延特性在信号高频段性能恶化的现象,提出了基于Hermite插值多项式的时延滤波器来逼近理想非整数延时滤波器的系统函数。搭建Farrow型结构,以解决阵列声纳信号源仿真中信号高频部分衰减失真过大、可变延时等问题。仿真和试验结果表明:Hermite分数时延滤波器的频率响应特性优于同阶传统分数时延滤波器,在整个归一化频带内的均方误差仅为8.18%;在信号波束形成中,Hermite分数时延滤波器高频段衰减较小,使其波束图具有较小的副瓣电平;时延仿真信号与试验实测信号的均方误差保持在0.97%左右,验证了Hermite分数时延滤波器的有效性。

分数延时滤波器设计与研究

面对日益复杂的战争环境和电磁环境,干扰机需要在同一时刻干扰多个目标,数字同时多波束技术能够有效地解决这一问题。分数延时滤波器是实现数字多波束网络的核心技术,用数字延时的方法代替传统移相方法,能够有效地解决方向图扫描不准和主瓣展宽等问题。推导了数字波束形成结构,而且通过窗函数法、复频响应法和可变参数的Farrow结构法去设计分数延时滤波器,并对它们的性能进行了分析比较。

基于小数时延滤波器的时域宽带波束形成实现研究

首先采用最小二乘法设计小数时延FIR滤波器,以此为原型设计可变小数时延滤波器用来精确控制阵元间的相对时延,然后以Farrow结构实现可变时延控制,用以控制波束指向。仿真验证了该方法的有效性。因无需存储大量波束加权系数,节省了存储空间,还可方便移植于FPGA或DSP处理器,易于工程实现。

基于Farrow滤波器的宽带数字波束形成技术研究及实现

为获得更高的分辨率,以满足目标识别或精确定位的需要,雷达往往采用宽带信号。对于宽带数字阵列雷达,相同的时延不同的频率会带来相移的不同,窄带波束形成通过相位补偿达到补偿时延的方法会导致宽带波束方向图畸变。为实现宽带数字阵列各阵元传输时延的精确补偿,引入分数时延滤波器。并给出了一种基于Farrow滤波器的宽带数字波束形成系统设计方法。

小数时延补偿算法的设计及应用

小数时延补偿是数字信号处理中的一个难点,在VLBI、阵列信号处理和其它应用领域有多种实现方法。比较了几种常用的时延补偿方法:频域补偿法、基于最小均方误差准则滤波法、拉格朗日(Lagrange)插值法和基于Farrow结构的滤波器组的方法,得到的结论是相对于频域补偿法和其他时域补偿的方法,Lagrange插值法具有操作简单、易于实现、适用范围广的优点,而采用Farrow结构对时延变化的控制能力会更强。采用Farrow结构与Lagrange插值相结合能够获得比较理想的插值效果。详细介绍了基于Farrow结构的Lagrange插值滤波器组的设计及在遥测阵信号处理中的应用,并与已有的频域补偿方法作了比较。

一种宽带DAC芯片中小数延时电路设计与实现

小数延时电路是高速数模转换器(DAC)中的关键电路,采用小数延迟电路能够实现高速系统链路中不同通道间延时的匹配。文中首先分析了基于Farrow结构的拉格朗日插值滤波器,其次对小数延时滤波器算法进行了原型的仿真验证,然后,采用Verilog硬件描述语言对延迟电路进行了实现并完成逻辑仿真验证,最后在55nmCMOS工艺完成了版图实现,并通过后仿真完成了芯片流片。测试结果表明在2.5 GHz外部时钟频率下,在奈奎斯特带宽内能够实现1/200采样周期精度的小数延迟性能。

基于国产ADC芯片的TIADC系统时间误差自适应校准算法

武器及其测试系统的高精度与国产化是我们国家现在不得不面对的严峻问题,当数据采集系统的采样率达到GSPS量级时,目前的国产ADC芯片很难达到,因此在不降低采样精度的前提下,提出多片ADC进行阵列化采样的方法提高系统的采样率。针对TIADC系统存在的通道失配问题,提出了基于一阶统计量的自适应误差估计算法与改进Farrow时延滤波器的校正方法,并对4通道TIADC系统的时间误差估计提出新的估计策略。仿真与实验结果表明,该算法能够对时间失配误差进行精确估计,同时能够有效地抑制杂散分量,相比校正前的数据,无杂散动态范围提高20 dB,对解决高速高精度数据采集装备国产化问题具有重要的现实意义。

多通道信号并行采集和万兆高速传输系统设计

给出了以高性能FPGA和DSP为核心实现的并行信号采集和万兆高速传输系统,通过5片ADC芯片的分时采集和误差校正实现了2.5Gsps多通道信号高精度并行采集,基于交换路由芯片实现了万兆串行RapidIO互连.基于FPGA逻辑实现以Farrow结构分数延时滤波器为核心的定时误差校正算法;配置DSP高速串口、FPGA GTX收发器和路由芯片实现了可扩展的高速通信机制,优化实现了高性能DSP的信号处理.

TIADC系统误差自适应估计及补偿方法

时间交替并行采样模数转换器结构(TIADC)是提高系统采样率的一种有效方法。TIADC结构的实现过程中不可避免的会引入时间失配误差、增益误差和偏置误差从而导致系统的信噪比降低。针对上述问题,提出一种基于可变步长最小均方算法(VSS-LMS)的TIADC失配误差自适应估计方法。该方法可以同时完成对时间失配误差和偏置误差的估计,并根据估计得到的失配误差参数对失配误差进行校正。仿真结果表明,该自适应估计方法每通道仅需要不超过128个采样点即可以完成对失配误差的估计。最后在实际的时间交替并行采样系统中验证了该算法的有效性,该算法可以使得校准后的并行采样系统的信噪比提高20 dB。仿真与实验结果表明,所提出的算法可以有效提高TIADC系统的性能。