基于Simulink的匹配滤波器设计与实验

针对匹配滤波器教学内容中缺乏相关课程实验与实现的教学环节,基于Simulink仿真平台搭建了二进制确知数字信号的匹配滤波型最佳接收机架构,并采用了四种传输函数进行对比验证。这一实验教学活动的引入有助于增强教学内容的趣味性,激发学生的学习热情,使原本抽象且枯燥的知识点变得具体、生动形象,提升了学生对匹配滤波器原理的理解与应用能力。

改进的数字匹配滤波器的设计及FPGA实现

提出一种改进的数字匹配滤波器(digital matchedfilter,DMF)结构。在发送端用2个码元长度为N的同一伪随机序列重复对一个基带数据码元进行整周期扩频,替代常规的用一个码元长度为2N的伪随机序列对一个基带数据码元进行整周期扩频。在接收端只需要用码元长度为N的DMF来实现解扩,将同一个基带数据码元内出现的两个相关峰叠加后输出即可。分析并仿真了改进的DMF的检测概率和虚警概率。基于递归折叠原理实现了改进的DMF结构。实验结果表明,在相同扩频增益的条件下,该改进结构与基本DMF的检测概率和虚警概率基本相同,而与递归折叠结构相比,该改进结构大大节约了硬件资源。

数字匹配滤波器的递归折叠实现

针对数字匹配滤波器(DMF)的FPGA实现提出一种优化结构.利用16位移位寄存器(SRL16E)的存储潜力,设计递归延迟线(RDL);再利用RDL抽头个数倍减而抽头样本速率倍增的特点和时分复用技术,提出DMF的递归折叠结构.该结构以提高工作时钟频率为代价,增大延迟线的采样率以及相关运算单元的吞吐率,从而成倍降低DMF的资源消耗.当采用1/4递归折叠结构时,资源消耗仅为优化前的1/3.

用于快速扩谱码捕获的数字匹配滤波器

提出了高速数字伪码匹配滤波器的几种实现方案，评估了其性能，比较了方案之间的优劣。模拟及电路综合的结果表明，文中提出的方案可以使器件工作于２５ Ｍ Ｈｚ 以上的速度，能满足绝大多数现有系统的要求。

直扩系统中数字匹配滤波器的设计仿真

主要讨论了量化比特数和取样间隔对数字匹配滤波器 (DMF)解扩电路性能的影响 ,通过直扩系统 (DSSS)的仿真结果表明 :DMF的量化比特数取 3时 ,量化误差可忽略不计 (近似为无穷量化结果 ) ;而在低抽样率下依靠DMF的样值序列前端处理 (FEP)可以使系统误码率达到高抽样率的效果 。

基于FPGA的数字匹配滤波器的实现

对数字匹配滤波器的原理和结构进行了简要的介绍,重点给出了在现场可编程门阵列(FPGA)中数字匹配滤波器倒置结构的硬件实现。通过对设计电路的实时仿真表明:该数字匹配滤波器具有捕获精度高、速度快的特点,可应用于其它扩频系统的数字接收机中。

直接序列扩频数字匹配滤波器

探讨用于直接序列扩频的数字匹配滤波器（ＤＭＦ）的逻辑结构和有关参数的选取问题；讨论了采用并行处理技术和快速算法的可行性，分析了量化比特数、取样间隔以及Ａ／Ｄ变换器固有的软限幅效应对系统性能的影响；为有所比较，还提到了早期的极性重合ＤＭＦ。在给出部分理论分析和计算机模拟结果之后归纳了几条主要结论。

扩频通信系统中数字匹配滤波器的实现及其捕获性能分析

设计了一种采用VHDL语言实现的应用于扩频通信捕获的数字匹配滤波器 ,并对其捕获性能进行了分析

扩频接收机中数字匹配滤波器的设计与实现

数字匹配滤波器可以方便地实现DS扩频信号的解扩处理。文中介绍了数字匹配滤波解扩技术的基本原理,用10万门级的CPLD设计实现了一个码长127位码型可变的3bit量化直接序列扩频数字匹配滤波器。着重分析了前端处理模块、匹配滤波阵列及累加器、相关峰处理等各单元的特点,给出了实现框图,并指明了实现过程中应注意的问题。

数字匹配滤波器伪码捕获仿真系统的实现与分析

着重分析了在高动态环境下数字匹配滤波器伪码捕获算法,使用MATLAB/SIMULINK仿真软件构建了该算法的仿真系统。在不同参数条件下分析仿真结果,仿真系统的正确性得到了验证,进而也得到了匹配滤波器捕获算法在实时性和准确性方面的特点,并讨论了其特点的来源。指出了该仿真系统在其它各方面的应用前景。

数字匹配滤波器的EDA设计与实现

在无线电台通带内传输直扩信号时解扩是关键技术之一。提出了一种利用数字匹配滤波器进行基带解扩的方案,论述了数字匹配滤波器解扩的基本工作原理和实现方法,给出了基于EDA软件MAX+plusⅡ设计的数字匹配滤波器芯核顶层电路,其中伪随机码为32位平衡GOLD码。对码片速率为9 600 chip/s的基带扩频信号解扩的仿真结果表明,该方案正确可行,并最终实现了用于基带解扩的数字匹配滤波器ASIC。

数字匹配滤波器的优化设计与FPGA实现

介绍在直接序列扩频通信中应用数字匹配滤波器实现m序列同步,分析其具体结构,详细讨论了其基于FPGA(现场可编程门阵列)的性能优化。结果表明,数字匹配滤波器用FPGA实现时,能够大大减少资源占用,并提高工作效率。

基于FPGA的数字匹配滤波器的设计

数字匹配滤波器(DMF)在通信和雷达接收机中应用广泛,文章分析了匹配滤波器的重要参数和电路基本结构,结合数字匹配滤波器在扩频系统中的应用,给出了基于FIR滤波器的IP核设计数字匹配滤波器和折叠数字匹配滤波器的FPGA实现方法。

基于FPGA的扩频接收机中数字匹配滤波器的设计

本文在分析匹配滤波器的工作原理及制约数字匹配滤波器性能的主要参数后,在文献[5]所给出折叠匹配滤波器的基础上设计了一种改进的折叠匹配滤波器结构,该结构具有更好的可实现性和更少的FPGA资源消耗。该设计已经应用于某型号中频数字化直接序列扩频接收机中,并取得了满意的效果。

全数字接收机中最佳匹配滤波器的设计

在全数字接收机中，匹配滤波是消除信道噪声提高信噪比的一种重要方法。作者改进了一种利用迭代法设计非对称ＦＩＲ匹配滤波器的方法，使其输出为具有线性相位特性的对称ＦＩＲ滤波器。

基于矩阵的混合型数字匹配滤波器的研究

针对测井信号扩频传输的实际需求,在FPGA芯片上设计并实现了一种改进的混合型数字匹配滤波器。匹配滤波相干过程采用递归化矩阵运算的方式进行,并将滤波器中多路乘加器计算求值的结构改用查表寻值形式,以同时满足井场对简化设备结构与保证工作速率的要求。测试结果显示,该结构数字匹配滤波器的处理效果能满足设计要求。

基于数字匹配滤波器与多径合并的CDMA码跟踪环

PN码跟踪环是DS-CDMA蜂窝移动通信系统的关键技术。本文针对第三代(3G)移动通信系统,着眼于对下行公共导频信道的充分利用,提出了一种基于数字匹配滤波器(DMF)和多径误差合并的全数字式码跟踪环。导频信道的DMF输出,一方面可用于信道估计与多径搜索,另一方面用于提取码定时误差,二者结合可以进行码定时误差的多径RAKE合并。理论推导与仿真结果表明,该跟踪环性能良好,具有较高的实用价值。

单路硬件分时处理技术实现多路接收数字匹配滤波器

介绍了一种适用于数字卫星通信收端基带处理数字匹配滤波器的设计技术。这种数字匹配滤波器是一种基于数字信号处理器(DSP)TMX320C25实现的有限冲激响应(FIR)滤波器,其频率响应为平方根升余弦滚降形式。对接收的多路SCPC/FDMA信号,采用单路硬件分时处理技术可同时实现多路信号的数字匹配滤波。

一种基于数字匹配滤波器的伪码捕获方法

基于匹配滤波器的伪码捕获方法由于其速度优势在直扩通信系统中得到越来越广泛的研究和应用。数字匹配滤波器在基于软件无线电架构的数字通信系统中有很强的实用性。为提高伪码同步性能,提出了一种基于数字匹配滤波器的伪码捕获方法,主要针对载波多普勒频偏较小的应用场合。该方法保留了匹配滤波器捕获方法的速度优势,同时降低了虚警概率,提高了同步精度。该方法已成功应用于某系统。

数字差动匹配滤波器技术在PN码捕获系统中的应用

重点介绍了数字差动匹配滤波器 (DDMF)的结构和原理 ,提出了一种采用 DDMF进行 PN捕获的方案。研究结果表明 :此方案能实现快速捕获 ,与传统的数字匹配滤波器 (CDMF)相比能节约硬件资源。