5位1.5GHz采样频率的Flash ADC的设计及数字后台校正实现

基于TSMC 0.18μm工艺设计了一个单通道5位,1.5GHz Flash模数转换器(ADC),该ADC通过改进跟踪保持电路和采用动态比较器结构实现了数据的高速转换.仿真结果表明,当输入信号达到奈奎斯特频率时,信号与噪声加谐波失真比(SNDR)为24.04dB,无杂散动态范围(SFDR)为29.97dB.为进一步提高此ADC的性能,消除非线性,基于Volterra级数搭建了数字后台校正模型.对比仿真结果,校正后谐波明显下降,SNDR提高了4.91dB,SFDR提高了6.94dB,有效位数提高了约0.82位.

一种基于统计的流水线ADC数字后台校准方法

高精度流水线ADC的设计需要校准技术来提高其转换精度.基于统计的数字后台校准方法无需校准信号,直接通过对输出的统计得到误差值的大小,将其从数字输出中移除从而消除了ADC输出非线性.将该校准方法应用于14bit流水线ADC中,仿真结果表明校准后信噪失真比SNR为76.9dB,无杂散动态范围SFDR为73.9dB,有效精度ENOB从9bit提高到12.5bit.

一种基于最小均方算法的数字后台校正方法

本文介绍了一种数字后台校正方法,针对在小工艺尺寸下,电容匹配精度不高,从而影响ADC性能的问题,提出了一种适用于逐次逼近型模数转换器(SAR ADC)的数字后台校正方法。在MATLAB仿真环境中,给出了该方法的仿真结果。结果表明16位的SAR ADC在单位电容为3%的失配情况下,有效位数(ENOB)由12.1位提升至14.8位,无杂散动态范围(SFDR)由81 dB提升至100 dB。

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs=0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8dB提高到74.0dB,证明了该校准算法的有效性。

基于比较器抖动的数字后台校准算法

提出一种应用于14bit100MS/s流水线模数转换器(ADC)的数字后台校准算法.该算法利用伪随机信号(PN)随机改变子ADC中比较器的阈值电压,间接注入宽度大幅度抖动信号测量ADC电路中由于电容失配和放大器有限增益造成的误差,并在数字域内对这些误差进行补偿.该方法能有效减小因电容失配和放大器有限增益等非理想因素对流水线ADC性能的影响,改善ADC的动态性能.该算法实现过程中无须增加采样电容和比较器数目,校准运算时无须复杂计算,实现简单,应用灵活.仿真结果表明:采用该技术校准后,流水线ADC的信号噪声失真比从63.3dB提高到78.7dB,无杂散动态范围从65.5dB提高到93.3dB.

制造企业服务化、前后台数字化与企业绩效

产品主导逻辑下制造企业价值创造空间不断遭受挤压,服务化与数字化已成为助推制造企业转型升级的重要手段。借鉴前后台理论,将数字化划分为面向客户的前台数字化与支持制造的后台数字化,通过收集中国上市制造企业的样本数据进行实证分析,剖析了制造企业服务化、前后台数字化与企业绩效之间的内在影响机理。结果表明:服务化有助于绩效的改善,且当前中国制造业暂未出现服务悖论现象;前后台数字化均可赋能绩效的提升,且正向调节了服务化与绩效的关系。进一步分析发现:前台数字化在扩展服务内容与提升服务质量的同时可反哺企业后台数字化水平的提升;后台数字化可赋能产品制造,降低制造成本;东部与中西部地区的制造企业服务化与前后台数字化发展水平存在差异,东部地区服务化与面向客户的前台数字化水平位居领先,而中西部地区面向制造的后台数字化发展势头更为强劲但服务化发展稍显疲软。研究丰富了服务化与数字化的相关理论成果,为数字化赋能制造企业服务化转型升级提供了指导。

基于Volterra核的ADC非线性校正实现

为了消除非线性误差对模数转换器(ADC)的性能影响,同时提高ADC的精度,采用基于Volterra核的数字后台校正平台,实现了对ADC非线性的校正。完成了Volterra级数高阶核的快速分离与求解,并根据各阶核创建3阶反模型,最终搭建了数字后台校正平台。为了验证后台校正平台的普适性,针对所设计的Flash ADC和流水线ADC的版图后仿真结果进行校正。实验结果表明,2次和3次谐波均得到了较好的抑制,SNDR和SFDR均有不同程度的提高,达到了提高精度的目的。

13bit 50MS/s CMOS流水线ADC的设计

介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50MS/s流水线ADC的设计。该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差。电路采用UMC0.18μm混合工艺,1.8V电源电压。通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准。仿真结果表明,在50MHz采样率、5MHz输入信号下,通过校准算法SFDR由44.1dB提升至102.2dB,SNDR由40.9dB提升至79.9dB,ENOB由6.5bit提升至12.98bit。