基于延迟锁定环技术的数字脉宽调制器的设计与实现

介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构,该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线,通过DLL调节算法,动态地调整PDU的延迟时间,从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响,提高了PWM的调节线性度,适用于数字控制开关式电源SMPS(Switched-Mode Power Supply),可以大幅度的提升系统的性能。同时,此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0.18μm工艺对所提出的结构进行了设计与实现,DPWM占用面积0.045 7 mm2,芯片测试结果非常好,可以进行工程应用。

数字直扩接收机中同步环路设计与仿真

同步是扩频通信系统中的一个重要问题。该文详细介绍了直接序列扩频(DSSS)通信系统中,数字科斯塔斯(Costas)环、数字延迟锁定环(DLL)的工作原理和环路中二阶环路滤波器的设计方法,并根据该原理提出了一种新的码环实现方案。使用Matlab对数字直扩接收机进行了仿真,不同环路滤波器参数下环路捕获性能的仿真结果及系统解调误码率证明了该环路滤波器在Costas环和DLL环中的正确性和实用性。其较好地解决了直扩系统中载波和伪码精确同步的问题。该文所设计的数字直扩接收机可有效地应用于CDMA及GPS等系统之中。

一种基于FPGA的时钟跟踪环路的设计与实现

提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。

猝发式直扩系统伪码同步技术的FPGA实现

针对短时猝发式直扩系统中大频偏情况下伪码捕获和跟踪问题,该文提出了一种基于扫频、数字匹配滤波器和数字延迟锁定跟踪环的伪码同步方案,并基于FPGA平台进行硬件实现。试验结果表明该方案可以满足系统设计要求。

DDLL中存在的包络现象及其解决方法

数字延迟锁定环路 (DDLL)中存在的包络现象是导致低动态环境下 GPS伪距测量精度难以提高的重要原因。文中从实验中发现这种现象 ,通过大量仿真复现了这一现象并找到产生这一现象的原因 ,最后从理论上进行分析并给出解决问题的方法。

GPS接收机中相位舍位噪声影响DDL的跟踪性能

为了解决在全球卫星定位系统(GPS)接收机中出现的阶梯状伪距测量结果的问题,在分析了接收机中伪码跟踪原理的基础上,找到了造成该问题的原因。通过研究数控振荡器(NCO)中相位舍位噪声的规律,得到了该噪声与数字中频采样率的关系,提出了基于减小相位舍位噪声的中频采样率优化方案。仿真结果显示:选择高于且接近伪码速率整数倍的中频采样率能明显的抑止NCO相位舍位噪声。优选出的高分辨率、低漂移的数字中频采样率可以有效提高GPS接收机的跟踪精度。