一种用于14位1.28MS/sΣΔADC的数字抽取滤波器设计

设计了一种数字抽取滤波器,此滤波器由多级级联结构组成,对sigma-delta调制器的输出信号进行滤波和64倍的降采样,具有较小的电路面积和较低的功耗.采用TSMC 0.18μm CMOS工艺实现,工作电压1.8 V,流片测试结果表明:sigma-delta调制器输出信号经过数字抽取滤波器后,信噪失真比(SNDR)达到了93.9 dB,满足设计要求.所提出的数字抽取滤波器-6 dB带宽为640 kHz,抽取后的采样频率为1.28 MHz,功耗为33 mW,所占面积约为0.4 mm×1.7 mm.

∑-Δ ADC中数字抽取滤波器的多级实现

设计和实现了一个应用于音频∑-Δ模数转换器的数字抽取滤波器.该抽取滤波器采用多级多采样率结构,由梳状滤波器、补偿滤波器和2个FIR半带滤波器构成.补偿滤波器补偿梳状滤波器的通带滚降,补偿后整个抽取滤波器带内纹波小于0.006 dB,同时补偿滤波器实现了2倍降采样,减少了一个FIR半带滤波器的硬件开销.滤波器系数均采用规范符号编码实现,避免使用规模很大的乘法器单元.数字抽取滤波器采用SMIC 0.18μm CMOS工艺实现,芯片测试表明,该滤波器对256倍过采样率、三阶∑-Δ调制器的输出码流进行处理得到的信噪比达到107 dB,能够满足高端音频模数转换器的要求.

一种24位Delta-Sigma A/D数字抽取滤波器设计

为了可以对天文望远镜环境温度实现更好的监控,本文设计了一种针对天文望远镜温度监控的24位高精度Delta-Sigma(简称D-S)A/D数字抽取滤波器,主要工作包括D-S A/D数字抽取滤波器Matlab建模与仿真、Verilog代码编写和使用SMIC18工艺的数字后端设计.其中有限冲击响应(FIR)抽取滤波器共3级:第1级为级联积分梳状(CIC)滤波器,抽取因子为32;第2级为级联积分梳状补偿滤波器,抽取因子为16;第3级为半带(HB)滤波器,抽取因子为2.最后设计的滤波器的输入信号为4位,采样频率4.096 MHz,输出信号24位,采样频率4kHz,输出信噪比154dB.得到的输出波形满足设计要求.

高频数字抽取滤波器的设计

设计了采样频率为640 MHz、过采样率为64的高频数字抽取滤波器。该数字抽取滤波器由CIC(Cascaded Integrator Comb)滤波器(降16倍)、CIC补偿滤波器(降2倍)和半带滤波器(降2倍)组成。为了实现高频工作,CIC滤波器采用两级结构,第一级采用多相分解技术,使大部分结构工作在较低时钟频率下,极大地降低了CIC的功耗,第二级采用传统结构。CIC补偿滤波器使信号通带平坦,半带滤波器满足了阻带的衰减要求。为了验证数字滤波器的性能,搭建了四阶前馈—反馈结构ΣΔ调制器,作为数字抽取滤波器的输入,最终在输入信号频率为0.5 MHz时,数字抽取滤波器输出的信噪比为97.40 dB。

Lagrange半带滤波器在数字抽取滤波器中的应用

高阶CIC滤波器的补偿滤波器通带内波纹较大,且幅值增长很快,会引起补偿后的CIC滤波器通带不平坦和阻带放大,影响了它的性能的提高。实际中往往只采用低阶的CIC滤波器,并且放在整个数字抽取滤波器的前端。反之, Lagrange半带滤波器的通带较平坦,而且在混叠带内衰减很大。由于通带较平坦,因此可以不用对其进行补偿,从而高阶的Lagrange半带滤波器可以被使用,这样它在混叠带内的衰减比补偿后的CIC滤波器要大的多。Lagrange半带滤波器的抽头都是以2为底的分数,硬件实现较简单。实验说明使用4阶的CIC加8阶Lagrange半带加FIR滤波器的方式,滤波后的噪声功率比传统的4阶的CIC加FIR滤波器的方式要小,并且其功耗也较小。

采用UVM的数字抽取滤波器的验证

采用通用验证方法学(UVM)搭建验证平台,以Sigma_Delta A/D转换器中的数字抽取滤波器为验证对象,重点分析UVM验证平台的设计方法.利用该UVM验证平台,产生随机化的测试向量,对数字抽取滤波器模块进行全面的验证,最终达到覆盖率要求.通过与传统定向测试平台的验证结果对比,可以得出使用通用验证方法学的验证效率与验证能力更高.

基于FPGA的Σ-Δ ADC数字抽取滤波器Sinc^3设计

针对Σ-ΔADC输出端存在的高频噪声问题,设计了一种Sinc3数字抽取滤波器,实现了Σ-Δ调制器输出信号的高频滤波。分析了Sinc3滤波器的结构原理,基于Spartan-6FPGA进行滤波器的设计与实现,并进行了实验验证。实验结果表明,该数字抽取滤波器不仅结构简单,无需实现乘法运算,便于硬件实现,且能有效滤除高频噪声,具有较强的实用性。

∑-△ADC数字抽取滤波器的设计方法

∑-Δ ADC是一种新型的A/D转换器,其最高分辨率可达24位。自问世以来,在高精度的数据采集领域中获得了广泛应用。它由两个相对独立的部分∑-△调制器和数字抽取滤波器组成,其中数字抽取滤波器是整个转换器的核心。数字抽取滤波器是一种数字低通滤波器,在∑-Δ A/D转换器中采用有限脉冲响应(FIR)滤波器来实现,可以保证信号的相位不失真,同时还可减少运算量。它有如下三个重要的作用:

0.18μm CMOS Σ-Δ ADC用数字抽取滤波器设计

采用标准0.18μm CMOS工艺,设计了一种应用于UHF RFIDΣ-Δ模数转换器的数字抽取滤波器,并完成其前后仿真、逻辑综合、布局布线及版图实现等全流程.该滤波器主要实现滤波和降采样功能,由梳状滤波器、补偿滤波器和半带滤波器级联组成.合理选择各级滤波器的结构、阶数并采用规范符号编码(CSD)对其系数进行优化.仿真结果表明:采样频率为64MHz,过采样率为32的二阶Σ-Δ调制器的输出1位码流经过该滤波器滤波后,信噪比达到53.8dB;在1.8V工作电压下,功耗约为15mW.版图尺寸0.45mm×0.45mm,能够满足RFID中模数转换器的要求.

Sigma-Delta模数转换器的三级数字抽取滤波器设计

提出了一种高精度、低资源消耗的Sigma-Delta模数转换器(Analog-to-Digital Converter,ADC)的数字抽取滤波器结构。该滤波器分为三级,整体降采样率为32,由锐化积分梳状级联滤波器(Sharpen Cascaded Integrator-Comb Filter,SCIC Filter)、有限长单位冲激响应滤波器(Finite Impulse Response Filter,FIR Filter)、半带滤波器(Half Band Filter,HB Filter)组成。该滤波器还使用了乘法器复用的结构,可以减少乘法器数量,设计中只使用了4个乘法器,节约了大量现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)板资源。滤波器使用MATLAB设计参数,Verilog HDL编写代码,使用Quartus软件进行板级综合设计,最终该设计比普通设计节省了26.3%的逻辑单元和15.6%的寄存器资源。使用MATLAB设计的五阶反馈调制器模型输出250 kHz信号,调制器理想信噪比(Signal-Noise Ratio,SNR)为149 dB,最终滤波器输出SNR达到134 dB。

低成本的∑△ADC数字抽取滤波器设计

设计了一种低成本的64倍降采样数字抽取滤波器,对∑△ADC的输出码流进行滤波和抽取.为节省面积和保证稳定性,首先选用2抽取级联的滤波器实现方式;其次对单级滤波器进行结构优化,采用更省面积的折叠转置结构;在此基础上对系数相乘与加法部分进行了系数优化和公共项提取;最后采用Modelsim进行了电路仿真,验证了功能.通过优化,可降低寄存器和加法器的使用至优化前的59%和35%,资源优化率达到了41%和65%.数字抽取滤波器采用SMIC 0.18μm CMOS工艺实现,工作电压3.3 V,芯片面积为1.13 mm*0.36mm,功耗为5.3 mW.芯片功能测试结果表明:∑△ADC数字抽取滤波器工作正常,是一种兼顾面积和功耗的设计电路.

一种用于Σ-ΔADC的低功耗数字抽取滤波器

设计了一种适用于Σ-ΔADC(模数转换器)的低功耗数字抽取滤波器。该数字抽取滤波器采用三级结构实现,分别是CIC滤波器、补偿滤波器和半带滤波器。在设计中,运用Noble恒等式原理、多相分解技术和CSD编码技术,初步降低了滤波器的功耗;根据补偿滤波器和半带滤波器长度的奇偶性和系数的对称性,提出一种奇偶优化法再次优化滤波器结构,进一步降低了整个滤波器的功耗,从而实现低功耗的目的。本设计基于110 nm CMOS工艺,在10MHz采样频率、5 k Hz正弦输入信号频率和256倍降采样率的情况下进行仿真。后仿真结果表明,滤波器的信噪失真比(SNDR)为91.5 d B,无杂散动态范围(SFDR)为97.0 d B,有效位数(ENOB)达到14.91 bit。在1.5 V电源电压下,数字电路(带SPI)的面积约为0.31 mm×0.81 mm,总功耗仅为376μW。

宽带Σ-ΔA/D转换器中数字抽取滤波器的设计与验证

无线便携式移动设备与宽带internet接入技术的发展,对Σ-ΔA/D转化器的带宽要求越来越高。文中结合前端5阶宽带Σ△调制器,设计了一种降低功耗与面积的数字抽取滤波器,应用于宽带高精度AD转换器中。MATLAB/simulink仿真结果表明,经过数字抽取滤波器滤波后信噪比为97.8 dB,通带边界频率为1.8 MHz,最小阻带衰减为70 dB,通带内波纹0.002 5 dB,可满足设计要求。Σ-ΔA/D转换器高精度、低功耗的优点,可广泛应用于中特种设备检验检测仪器仪表中。

一种超低功耗小面积的Σ-ΔADC数字抽取滤波器

提出并实现了一种针对音频信号Σ-Δ模数转换器的超低功耗和低资源占用的数字抽取滤波器。该滤波器采用多级级联结构,由级联积分梳状滤波器、极简结构补偿器和全通多相型IIR滤波器组成,相较于传统FIR滤波器级联方案,能够以极低的阶数和硬件复杂度实现高倍抽取、极小的通带波纹和高水平的阻带衰减,同时具有近似线性相位特性。整体有效带宽为20 kHz,共完成128倍抽取。采用0.18μm CMOS工艺完成ASIC设计,数字版图面积为0.37 mm^(2),功耗为125μW,信噪比达到98.79 dB,有效位数为16 bit。与传统FIR结构抽取滤波器相比,面积减小了60%,功耗降低了20%。

基于CSD编码遗传算法的数字抽取滤波器设计

针对由于系数截断或者舍入而导致的通带内波纹增加,采用CSD编码的遗传算法进行有效精度优化,通带内波纹为0.0025dB,满足系统要求。

高性能数字抽取滤波器的研究

数字抽取滤波器在∑△(Sigma-delta)ADC芯片中占据了大部分的面积,为了减小芯片的面积,通过提高CIC(Cascade Integrator Comb)滤波器的降采样倍数,在整体设计中少用了1个半带滤波器,在达到相同设计目标的情况下,比使用传统结构进行设计的滤波器少用了57个乘法器、56个加法器以及61个状态寄存器,有效地减小了芯片的使用面积.

MEMS数字检波器用高精度抽取滤波器的设计与实现

针对类似石油勘探应用中采用一位数据输出的高精度MEMS数字检波器,设计数字抽取滤波器对输出数据做进一步处理。首先基于Matlab的simulink建模平台搭建完整的MEMS数字检波器系统模型,使用Filterbuilder工具箱进行数字抽取滤波器设计与建模,结果表明经过数字抽取滤波器滤波后,信噪比仅下降1d B。其次使用Verilog硬件语言实现该滤波器,使用双时钟实现四通道数据分配,降低资源消耗。通过Modelsim与Quarts2进行联合仿真,结果显示通带波纹小于0.02d B,阻带衰减小于-130d B,该滤波器效果达到设计要求。

带余弦预滤波和补偿滤波的抽取滤波器

提出在CIC加级联余弦预滤波器后增加补偿滤波器,补偿它们的通带降落。并且根据功耗的估算公式,采用不同阶数的余弦预滤波器组合的方式,将低阶余弦预滤波器往前放,高阶余弦预滤波器往后放,减小了功耗的增加。数值实验说明了这种方式减小量化噪声有明显效果,并且引起功耗的增加也不大。最后通过实验结果优化出一个配置,此配置的量化噪声有大幅度减小,而且功耗增加非常小。

WCDMA系统数字中频解调器的设计

提出了一种基于数字下变频器AD6620的WCDMA基站端数字中频解调器的实现方案,给出了关键器件设计与实现的方案,并对其中重要部分的性能要求进行了分析。所设计的中频解调器通过实际测试,能够满足WCDMA系统数字中频的要求。

一种Σ-△A/D转换器抽取滤波器的设计

设计了一种Σ-ΔA/D转换器中的数字抽取滤波器。该滤波器应用于音频范围,采用多级多采样率的结构,由梳状滤波器、补偿滤波器以及两个半带滤波器组成。滤波器系数用标准符号编码实现,减少了乘法单元的使用。采用Simulink模拟过采样128倍的4位调制器输出;用Verilog编写用于测试的滤波器代码。在Matlab中分析滤波器输出码流,得到的信噪比为101 dB,能够满足高端音频A/D转换器的要求。