基于CORDIC算法的数字控制振荡器设计与实现

针对传统查表法占用ROM容量较高的不足,基于CORDIC算法代替ROM设计一种速度快、精度高、节约资源的数字控制振荡器的目的.采用了对CORDIC算法进行旋转迭代变换,对CORDIC算法进行角度预处理和FPGA流水线结构实现CORDIC算法的方法.通过QuratusⅡ和ModelSim软件的仿真测试,得出了数字控制振荡器的正交信号、幅值以及相角,即在16级流水线结构下,计数器和角度预处理正确运行,得到了完整的0~360°循环的正、余弦波形.

基于FPGA的数字控制振荡器的设计与实现

利用直接数字频率合成(DDS)技术设计数控振荡器,采用自顶向下的设计方法。核心功能模块使用Altera公司的Cyclone II系列FPGA芯片中的宏定制实现,按键输入频率通过译码电路赋给频率控制字实现对输出频率的控制,ROM表输出采样点经D/A转换、低通滤波可在示波器上显示波形,输出波形频率和峰峰值通过选择按键在LED上交替显示。本设计主要由VerilogHDL编程实现,利用ModelSim-Altera 6.1g功能仿真,Quartus II综合、布局布线、时序仿真,将最后生成文件通过JTAG模式配置到FPGA开发板验证与测试。

数字控制振荡器的设计和顶层模型

采用0.18μm CMOS六层金属工艺,利用带中心抽头的对称螺旋电感和新型电容调谐阵列构成的LC谐振回路,设计并实现了一种低功耗低相位噪声的数字控制振荡器(DCO)。流片测试结果表明,相位噪声在1MHz偏移频率处为-119.77dBc/Hz。电路采用1.8V电源供电,消耗约4.9mA电流,当电源电压降到1.6V时,消耗约4.1mA的核心电路电流,此时,相位噪声在1MHz频偏处仍达到-119.1dBc/Hz。为了提高全数字锁相环设计效率,采用硬件描述语言,构建了一种适用于全数字锁相环的仿真模型。该模型能大大缩短早期系统级架构选择和算法级行为验证的时间。

高频率分辨率数字控制振荡器的设计方法

介绍了数字控制振荡器的研究现状,并指出其重点研究方向之一为高频率分辨率设计。总结并分析了当今主流的高频率分辨率的数字控制振荡器的设计方案,基于对现有成果的研究,提出了一种提高数控振荡器频率分辨率的电路结构,给出了改进型的开关电容阵列单元,通过仿真对其可行性进行了验证。

基于IP核的数字控制振荡器的设计

数字控制振荡器是数字变频与通讯系统的核心组成部分。本文研究了使用IP核设计数字控制振荡器的方法,对CORDIC波形生成算法行了分析,分析了波形信号中噪声产生的原因,通过添加相位加抖功能来实现降噪。为数字变频与通讯系统的设计提供了参考方法。

数字下变频中基于CORDIC算法的NCO设计

在数字下变频中传统数字控制振荡器(Numerically Controlled Oscillator,NCO)模块都是基于查找表结构的,该结构在FPGA内部实现需要占用大量ROM资源,针对这一问题,提出采用坐标旋转数字计算(Coordinate Rotation Digital Computer,CORDIC)算法进行NCO设计,相比传统的NCO设计,该方法具有输出信号频谱纯度高、能够直接混频而不需要乘法器等优点。设计中采用变象限映射方法解决CORDIC算法无法全周期覆盖的问题,采用流水线技术解决串行迭代带来难以实时输出的问题。经过Modelsim仿真分析,实际输出值与理论值之间的相对误差在10-4~10-5数量级范围内,满足数字下变频中NCO的性能需要。

基于FPGA的高速数字上变频器设计

介绍了一种利用FPGA芯片设计高速数字上变频器的方法。该方法采用一种新的多相插值滤波器结构,利用Xilinx FPGA中的硬核资源DSP48,极大地提高了系统的性能;采用一种并行结构的数字控制振荡器,可产生高数据速率的上变频本振信号。与传统方案相比,利用该方法设计的数字上变频器具有更好的性能和更大的实现灵活性,其输出数字中频信号的数据率可达1GS/s。另外,利用FPGA芯片的可编程性,可根据需要下载不同的程序代码,以满足不同通信功能的要求。

软件数字下变频器的算法

采用相位累加算法实现数字控制振荡器,利用线性内插方法结合级联积分梳妆滤波器实现分数比抽取滤波,从而达到降低数字下变频器复杂性的目的,使得数字下变频处理可以在通用数字信号处理芯片中用软件实现。应用Matlab软件进行分数比为29/31倍的抽取滤波仿真,结果表明该算法提高了数字下变频器的处理速率,实现了数字载波控制和抽取滤波可编程。

基于LabVIEW软件的机器人避障控制系统设计

传统方法设计机器人避障控制系统,存在避障效果差的问题,为了避免该问题影响系统控制效果,提出基于LabVIEW软件的机器人避障控制系统设计;根据系统总体结构,采用LabVIEW软件对信息进行综合处理后汇总到DSP微处理器模块,从而实现机器人相对定位;依据机器人避障控制系统的硬件结构,进行系统模块化设计,通过单片机执行定时中断服务子程序,以此控制系统电路,并计算出机器人距障碍物的距离;通过RS232串行通信线缆交换海量数据,以此设计控制器结构,其中上位机直接控制移动机器人,下位机间接控制移动机器人;使用数字控制振荡器可实现高精度参数化调制,进而输出正余弦波形;使用PAR传感器,直接与数字控制振荡器相连,具有随时启动应用的特点,采用TSR传感器可对障碍物静态、动态不同工况下进行数据采集与传输;通过JTAG标准测试协议,用于芯片内部测试,同时隔离逻辑电路和芯片引脚;依据系统软件流程,设计机器人避障功能;由实验结果可知,该系统避障效果最高可达到97%,具有良好应用价值。

基于FPGA的数字下变频器设计

文章首先分析数字下变频结构及其实现方法,然后重点研究了如何基于FPGA实现下变频的功能,并通过仿真分析验证了该实现方法的正确性。结果表明,该实现方法可用于各类数字通信系统中频信号的数字下变频处理,具有一定的实用价值。

基于USB设备的全数字时钟恢复单元设计

针对通用串行总线(USB)全速设备中的常用时钟恢复方法存在精度差、成本高的问题,设计一种适用于USB全速设备的全数字时钟恢复单元。包含用于从USB总线数据中提取时间信息的模块,以及数字控制振荡器,能够克服因芯片工作条件不同而产生的不良影响。该设计采用全数字电路的设计流程,使用标准单元库进行逻辑综合和布局布线,设计结果满足USB协议要求。

基于FPGA的数字下变频设计

理想的软件无线电系统需要尽可能地减少模拟环节,而将数字化处理(包括A/D,D/A等)尽可能靠近天线端。数字下变频(DDC)系统作为ADC与DSP器件之间的桥梁,主要用来实现对前端高速A/D采集到的中频信号进行混频、降速和滤波,完成信号的下变频处理。鉴于FPGA在工程上的可实现纯并行运算、速度稳定可靠等优点,完成了数字下变频的电路设计和下变频系统多级滤波结构的设计。

基于改进型Cordic算法数字下变频FPGA实现

提出了一种基于Cordic算法的数字下变频方法,阐述了Cordic算法的基本原理,为了提高运算速度和减小精度,文中重点叙述了改进型的Cordic算法原理,并通过原理进行了FPGA设计,最后给出了QuartusII仿真结果,并在Matlab中得到了验证。

软件无线电中的数字下变频技术研究

论述了数字下变频器的结构,探讨了采用查表方法实现数字控制振荡器,利用线性内插方法结合级联积分梳妆滤波器实现分数比抽取滤波,从而达到降低数字下变频器复杂性的目的,使得数字下变频处理可以在通用数字信号处理芯片中用软件实现.利用该算法提高了数字下变频器的处理速率,实现了数字载波控制和抽取滤波可编程.

基于模型设计的数字下变频系统的实现

为实现对高速中频数字信号的降频、降速和滤波,得到低速零中频的数字基带信号,利用Matlab的Simulink工具箱中的DSP Builder的高级模块库设计模型系统,在模型系统中加入时钟频率和通道数等顶级设计约束脚本,设计优化流水线的RTL系统。给出Matlab与Modelsim仿真的结果分析以及综合、布局布线后的占用资源的对比,仿真结果表明了该系统设计方案和参数设置的正确性与实时性。

AD6636在宽带数字中频接收机中的应用

数字下变频技术是软件无线电的关键技术之一。本文介绍了AD公司新近推出的高性能数字下变频(DDC)器件AD6636的主要特性和工作原理,通过对宽带和窄带信号滤波器的仿真结果,提出了在数字中频接收机(DIFR)的设计中,能够利用AD6636片内高精度的数字正交下变频器和抽取滤波器,同时利用FPGA实现宽带滤波,可以弥补AD6636的宽带滤波性能较差的缺陷,从而实现宽带数字滤波。

软件无线电中数字下变频实现方法

介绍了软件无线电短波接收机中数字下变频(digital down conversion,DDC)的基本原理和应用,以及数字下变频的一般结构。DDC主要是将中频信号和NCO产生的载波信号进行混频,再经过LPF虑除高频分量得到基带信号,从而实现下变频的功能。分别介绍了查表法和应用CORD IC算法实现DDC的过程。

基于FPGA的高速软件无线电数字解调模块的分析

主要对载波恢复COSTAS环法中的NCO与数字滤波器进行了介绍 ,并对FPGA芯片的优缺点进行了简单的分析 ,使该模块能有效的完成载波恢复功能。

自适应前馈功放中基于软件无线电的数字接收

对自适应前馈功率放大器中基于软件无线电的数字中频接收技术进行了讨论,对基于软件无线电的自适应控制模块中的数字中频接收进行优化设计,并给出了具体的设计方案及实验结果。

全数字CDR抖动分析及改进研究

针对全数字时钟数据恢复(clock data recovery,CDR)电路的抖动,提出了一种基于离散时间多速率模型的全数字CDR抖动减小方法。研究了基于离散时间多速率模型的全数字CDR的输出相位功率谱密度函数,讨论了时域的抖动和频域输出相位功率谱密度函数存在的关系,采用四级差分振荡器设计数字控制振荡器,使用辅助频率锁定环锁定采样频率。仿真结果表明,在线性时变系统条件下,所提方法的抖动值为3.63 ps,小于Inverse Alexander相位检测器方法和LC正交数字控制振荡器方法,能够减小全数字CDR的抖动。