基于FPGA的高分辨率数字时间转换器

针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,基于游标法和预相移技术设计了一种全新的双通道同步高分辨率数字时间转换器(DTC)。在原有游标DTC的基础上提前计算不同生成脉冲相位重合位置的关系,通过相位移动和相位检测使时钟信号提前满足相位关系,以实现同时触发多个不同宽度脉冲信号的目的。详细阐述了DTC的实现原理和电路设计模块,并对其进行了仿真和现场可编程门阵列(FPGA)实现,同时对实现结果进行测试、分析和讨论。在Xilinx ARTIX-7 FPGA开发板上实现了第一个脉冲信号的分辨率为0.85 ps,微分非线性(DNL)和积分非线性(INL)分别为-1.255~1.166 LSB和-7.33~7.05 LSB。第二个脉冲信号分辨率为17.1131 ps,DNL和INL分别为-0.0987~0.105 LSB和-0.717~0.735 LSB,且在0~80℃的环境温度中依旧可以保证DTC的性能。结果表明此DTC具有实现简单、成本低,性能高效等优点。

一种延时自校准数字时间转换器电路设计

为了校准由于工艺波动导致的数字时间转换器输出延时变化,提出了一种新型的自校准数字时间转换电路。电路由放大器、钟控比较器、数字时间转换器、时间电压转换电路及逻辑控制电路构成。校准电路在数字时间转换器每级延时单元增加电容阵列进行最大延时校准,通过时间电压转换电路将信号最大输出延时转换为电压,再将转换电压与校准电压的差值进行放大,放大后的结果经过比较器进行比较,比较结果通过控制电路调整延时单元负载电容大小,从而精确调整数字时间转换器的最大延迟,实现了数字时间转换器最大输出延时的自适应校准。数字时间转换器基于40 nm CMOS工艺设计,电源电压为1 V,输入时钟最高为200 MHz,在校准电压为650~860 mV范围内,实现了0.578~1.466 ns的数字时间转换器的最大输出延时校准,校准误差不超过1.25%。

基于FPGA的单光子时间数字转换器设计

针对单光子计数器对高速飞行光子时间测量的高分辨率要求,传统的TDC在时间测量上存在误差较大的不足。本文设计了一种利用FPGA内部逻辑延迟单元Carry4级联构建延迟链的TDC。该方法首先使用子链平均的方式进行数据采样,避免数据“气泡”。其次,结合码密度测试和bin-by-bin校准将各级延迟单元宽度校准至接近均匀宽度,提高系统的测量精度。最后,通过Vivado软件仿真并烧录至ZYNQ7000进行板级测试,实验结果表明,该TDC能够在3 ns的动态时间范围内实现时间分辨率10.91 ps,差分非线性(DNL)范围为[-0.75,1.01]LSB,积分非线性(INL)范围为[-1.74,2.19]LSB。

基于环形游标时间数字转换器的编码转换电路

基于应用在锁相环的环形游标时间数字转换器(Vernier ring time-to-digital converter,VRTDC),提出了一种温度计码编码转换电路,解决了VRTDC电路在小量程计数时输出电路无法输出准确的码值,导致时间间隔错误的输出量化问题。采用Cadence Spectre仿真工具在标准180 nm CMOS混合信号工艺下对编码转换电路进行验证,验证结论表明该VRTDC可输出正确的编码值,有效分辨率可达10 ps、动态范围可达560 ns,且在测量范围内具有很好的线性度。

相控-延时链混合架构时间数字转换器

高精度时间间隔测量过程中,为兼顾测量分辨和精度的同时,简化校准过程,提出一种混合架构的时间数字转换器(TDC)设计方法。该方法将相控时钟架构与抽头延时链(TDL)架构结合,利用不同相位的时钟对抽头延时链实现并行采样,一次测量过程中可以得到多个测量值,最后利用多个测量值的均值表示测量结果。该方法在Kintex-7 FPGA上进行实验测试,结果表明在进行简单校准的情况下,仍然可以保持较高的测量分辨率和精度,从而证明提出方法的有效性与可行性。

非线性优化的时间数字转换器设计

在由FPGA超前进位单元级联构成的抽头延时链中,非线性通常较差,是TDC测量系统需要解决的重要问题之一。为了解决该问题,文章在已有的抽头采样序列(“SCSC”)基础上,提出了“混合”抽头采样序列的方法,显著改善了延时单元的非均匀性。所搭建的TDC包含了抽头延时链、采样逻辑电路、编码逻辑电路、码密度校准等模块,并在Xilinx Kintex-7系列芯片上进行验证。测试结果表明,提出的方法相较于“SCSC”序列下的微分非线性降低了32.0%,积分非线性降低了22.8%。通过进一步校准,所实现的TDC分辨率(LSB)为13.51 ps,测量精度为19.17 ps,微分非线性为[-0.45,0.96]LSB,积分非线性在[-3.27,1.33]LSB之间。

基于FPGA的远距离单光子精细化时间数字转换电路

针对星载GM-APD单光子测距系统难以兼顾宽量程高精度测量问题,文中设计了一种基于等效脉冲粗精两级的精细化时间数字转换电路(Time-to-Digital Converter,TDC)。该TDC首先基于分段式计数原理,设计了粗精两级的计数架构,保证了TDC宽量程测量;其次,针对精计数单元,采用时钟等相差相移π/N,生成等效高频脉冲时钟,将精计数单元的计时精度提升N倍;再次采用多计数器双沿间隔计数方法,将精计数单元计时精度进一步提升至2N倍;最后通过模拟仿真与实验验证对文中设计的TDC进行远距离单光子测距性能测试。仿真与实验结果表明:文中面向远距离单光子测距设计的精细化时间数字转换电路在参考时钟为50 MHz时,计时分辨率为416.67 ps,计时量程达1.31 ms。对室内10 m处目标进行100次测距重复实验,测距误差为5.62 cm,对室外参考距离为2616.5 m处目标进行测距实验,测距的方差为0.0017 m,由此可见,基于文中等效脉冲粗精两级精细化时间数字转换电路的单光子测距系统可以实现远距离目标的高精度、宽量程测量。

基于FPGA的时间数字转换技术综述

基于FPGA的时间数字转换(FPGA-Based Time to Digital Converters,FPGA-TDC)具有较短的开发周期和更灵活的开发方式,随着针对TDC的研究工作越来越多,应用于不同场景的各种FPGA-TDC架构也相应出现,但是对于这些架构的分类和命名,并没有一个统一的标准。采用一种以分辨率来源为分类依据的方法,对近几年国内外研究机构关于FPGA-TDC的成果进行了分类,综述了该领域的技术方法,总结了各类架构的优缺点,并且对FPGA-TDC未来的发展做出了展望。

基于FPGA的高精度多通道时间数字转换器设计

采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成链状结构紧密排列,有效消除了布线路径带来的误差,降低了积分非线性和微分非线性误差。仿真结果表明,设计的时间数字转换器的最低有效位约为26.35ps,有效精度约为14ps,INL小于4.3LSB,DNL在-0.8LSB^2.4LSB范围内。

一种基于FPGA进位链的时间数字转换器

提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减少延迟链的不一致性,降低了微分非线性（DNL）以及积分非线性（INL）。仿真结果表明,最低有效位（LSB）为52.22ps,精度（RMS）约为25ps,INL为0~0.9LSB,DNL为-0.03~0.1LSB。

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3LSB。

时间-数字转换器研究综述

集成电路CMOS制造工艺向纳米级尺度的不断发展,带来了低电压下模拟电路设计的种种困难,能将时域上的时间间隔信号直接转换为数字码的时间-数字转换器给这一问题的最终解决提供了一种新的可能方式。介绍了时间-数字转换器的工作原理以及历史上的发展过程,综述了其最新一代主要的几种结构类型,以及时间-数字转换器在当前国际上的研究进展,最后介绍了时间-数字转换器的发展趋势。

高分辨率时间数字转换电路的PLD实现

高分辨率时间数字转换系统(TDC)采用环形延时门单元(RGDS)高分辨率系统,在可编程器件(PLD)上实现,解决了延时门的综合、延时时间的离散性等问题。由于设计、实现和集成电路工艺无关,所以可以方便地移植到其他系统和PLD芯片中。本设计在Altera公司的CPLD芯片上的仿真测试表明,时间分辨率最高可达3.5ns。本实验通过了时序仿真和硬件测试。

光子计数激光雷达时间-数字转换系统

时间测量系统在激光雷达中主要用于激光脉冲飞行时间的测量,其性能直接影响着激光雷达的各项指标.基于FPGA设计了一种应用于光子计数激光雷达的时间-数字转换(Time-to-Digital Converter,TDC)系统,利用延迟线内插在FPGA内部实现了高精度的时间测量,通过实验分析,研究了TDC系统的性能及其应用于光子计数激光雷达后的效果.实验结果表明,TDC系统的时间分辨率达到29 ps,测时精度37 ps,能够实现9通道的高精度事件计时功能,用于光子计数激光雷达后,整个激光雷达系统的测时精度为421 ps,达到6.3 cm的距离测量精度,能够实现高精度高分辨率的激光三维成像.

基于时间数字转换器的数字输出电子式互感器校验系统

为了提高基于高精度采集卡的数字输出电子式互感器校验系统的相位测量精度,分析了其相位测量误差产生的原因。基于此,提出通过时间数字转换器(TDC)测量采集卡从触发采样到开始采样的时间差,再将该时间差换算为角度以校正相位,给出了所提方法在校验系统中的实现方法。对应用所提方法的校验系统的准确度进行理论分析,结果表明其测量准确度为0.05级,可用于校验精度为0.2级及以下的电子式互感器。

用于激光测距的高精度时间数字转换电路

针对大容量现场可编程门阵列(FPGA)时间数字转换电路线性度较差的问题,采用小容量FPGA实现了用于激光测距的高精度、高线性度时间数字转换电路。通过对高速计数器、数字插入方法、编码器硬件算法的研究,分析了影响时间数字转换电路精度和非线性误差的因素,提出了一种降低非线性误差的方法。首先,根据所分析的影响因素,解决了高速锁存的问题,在单片小容量FGPA XC2V250上实现了时间数字转换电路;接着,通过USB接口将携带时间信息的计数器值和温度计码转为二进制编码值传给PC机,进行计算和显示;最后,设计了延时测量电路,对所设计的时间数字转换电路进行了测试,得到了各个延时单元延时的大小,并进行了数据分析和处理。测试结果显示:时间数字转换电路单次测时分辨率约为80 ps,校正后可达40 ps左右,微分非线性误差为-0.524LSB^+0.448LSB,积分非线性误差为-1.598LSB^+1.492LSB,可以满足飞行时间法激光测距中高精度测时的要求。

基于FPGA的高精度时间数字转换方法研究

高精度时间间隔测量是卫星授时、遥测及无源定位等领域中的一项关键技术,为此提出一种基于单片现场可编程门阵列(Field Programmable Gate Array,FPGA)实现时间数字转换(Time-to-Digital Conversion,TDC)的方法,详细介绍了延迟线内插法的结构及工作原理,分析并比较了几种实现延迟线的方法,给出了利用FPGA内部进位链实现抽头延迟线的技术细节,以Altera公司的CycloneIII系列FPGA芯片实现了TDC的模型设计,并通过时序仿真完成了对该TDC模型的性能测试,有效地提高了时间测量精度。最小测量精度达71ps,测量范围约为0.67s。

资源有限FPGA的多通道时间-数字转换系统

基于Xilinx XC2V3000芯片设计了一种应用于星载多通道快速激光三维成像雷达中的抗辐照增强型时间-数字转换(Time-to-Digital Converter,TDC)系统。单板2片FPGA内实现了16通道高精度时间间隔测量。采用了多延时链冗余结构,每个测时通道由3个物理测时链路组成,最后通过三模冗余增强抗单粒子翻转能力。并应用了通道均匀性校准修正技术,解决了多通道测时均匀性问题。实验结果表明,系统测时精度达到62.9 ps,通道一致性较好,满足激光雷达三维成像要求,同时该技术方案具有低功耗、轻量化等特点。

基于时间数字转换技术的超短时间间隔测量

当要求脉冲激光在近距离(几米范围内)进行高精度测距时,将会遇到纳秒级超短时间间隔测量的问题。采用时间数字转换技术(简称TDC)实现了时间间隔最小到2 ns的超短间隔的时间测量,并能实现皮秒级的测量分辨率,解决了传统的脉冲计数法在超短时间间隔测量领域无法适用的问题,可应用于近距离下精确定距或连续测距。

基于时间数字转换技术的MSK解调器设计

采用时间数字转换技术(Time-to-Digital Converter,TDC),设计实现了一种新型符合IEEE 802.15.4标准的MSK解调器.该解调器由限幅放大器、时间数字转换器和数据恢复电路组成,解调器的输入信号被限幅放大器放大至轨到轨,经过TDC过零检测以提取信号的频率信息,并将其转换为二进制码,提供给数据恢复电路处理,恢复出原始发射数据.对解调器进行了理论建模,分析系统性能的影响因素.该解调器基于TSMC 0.18μm CMOS工艺设计,版图面积仅为0.1mm2.理论模型和实际电路的仿真结果同时表明,提出的解调器在误包率(Packet Error Rate,PER)低于1%时所需的信噪比仅为8.7dB,且功耗小于1mW,满足低成本低功耗的设计要求.