新思科技与中芯国际携手推出增强型90纳采参考流程，以降低集成电路的设计和测试成本

中芯国际集成电路制造有限公司日前宣布，共同推出一个支持层次化设计及多电压设计的增强型90纳米RTL-to-GDsII参考设计流程。该流程受益于当前最先进的逻辑综合、可测性设计（DFT）和可制造性设计（DFM）技术，其主要特性包括：Design Compiler TM Ultra产品的拓扑综合（topographical synthesis）

华力微电子基于Cadence公司Encounter数字技术开发55纳米平台的参考设计流程

Cadence设计系统公司（NASDAQ：CDNS）与上海华力微电子有限公司日前共同宣布，华力微电子基于Cadence Encounter 数字技术交付出55纳米平台的参考设计流程。从现在起，华力微电子首次在其已建立的55纳米工艺平台上实现了从RTL到GDSII的完整流程，这也是Cadence与上海华力紧密合作的结果。

宏力半导体（Grace）和SYNOPSYS携手开发参考设计流程

半导体设计软件的全球领先企业Synopsys公司与上海宏力半导体制造有限公司日前宣布，Synopsys的专业服务部和宏力已经联合开发出了一个用于宏力的0．18微米的参考设计流程。这个RTLto—GDSII的设计流程建立在经Synopsys验证的Galaxy^TM设计和Discovery^TM验证平台的基础之上。最终用户可以通过下载预先验证的参考设计流程，迅速开始集成电路(IC)的设计和验证，

CADENCE与UMC合作推出基于CPF的65纳米低功耗参考设计流程

Cadence与UMC宣布，推出基于通用功率格式（CPF）的低功耗参考设计流程，面向UMC65纳米工艺。该参考流程让客户能够在使用UMC的低功耗套件时实现最佳的65纳米低功耗设计，该套件中包含了基于CPF的库和其他知识产权。

TowerJazz将华大九天AMS IC全流程设计解决方案列入参考流程

华大九天日前宣布，其模拟／混合信号全流程IC设计解决方案已正式进入TowerJazz公司的设计参考流程。华大九天模拟／混合信号全流程IC设计平台与TowerJazz先进制造工艺的结合，将为双方共同的客户提供全面的自动化设计解决方案，加速IC设计进程，提高流片成功率。

Cadence针对台积电设计参考流程10.0版推出支持28nm设计解决方案

Cadence日前宣布，包括设计收敛、低功耗、可制造性设计、混合信号与签收技术，以及系统级封装设计技术的Cadence。Encotmter数字实现系统解决方案，已融入台积电设计参考流程10．0版中。Cadence的RTL—to—GDSII设计功能让设计人员能够针对晶圆厂最先进工艺节点，产出高良率、具备功耗效益的设计。

Cadence针对TSMC设计参考流程11．0版，推出TLM导向设计与验证、3D-IC设计与完善整合的DFM功能

全球电子设计创新领导厂商Cadence设计系统公司宣布，TLM（transaction-levelmodeling）导向设计与验证，3D-IC设计实现以及整合DFM等先进Cadence设计技术与流程。已经融入台湾积体电路制造股份有限公司（以下简称TSMC）设计参考流程11．0版中。

Mentor GraphiCS宣布与GLOBALFOUNDRIES合作开发设计参考流程和工艺设计套件

Mentor Graphics公司日前宣布，正与GLOBALFOUNDRIES展开合作，认证Mentor RTL到GDS平台（包括RealTime Designer^TM物理RTL合成解决方案和Olympus—SoC^TM布局布线系统）能够完全适用于当前版本的GLOBALFOUNDRIES 22FDX^TM平台设计参考流程。

台积电推出设计参考流程10．0版以支援28纳米工艺

台积电目前推出其最新版本的设计参考流程10．0版，能够进一步降低芯片设计门槛、提升芯片设计精确度、并提高生产良率。此设计参考流程10．0版系台积公司开放创新平台的主要构成要素之一，并能延续其实现更先进设计方法的传统，解决28纳米工艺所面临的新设计挑战，并有多项创新以促成系统级封装设计的应用。

三星8nmLPP工艺参考流程利用Mentor Tessent工具节省大量设计测试时间

Mentor近日宣布：三星电子有限公司根据三星代工厂的8nmLPP（低功耗Plus）工艺对Mentor Tessent产品进行了认证。对于针对移动通信、高速网络／服务器计算、加密货币和自动驾驶等市场的特大型设计，这些工具可大幅缩短设计和测试时间。