可演化组合逻辑数字电路的静电放电抗扰特性

为研究可演化组合逻辑电路对静电放电的抗扰特性,提出了一种基于Cartesian模型和虚拟重配置技术的可演化组合电路系统模型,按照静电放电抗扰度测试标准IEC 61000-4-2分析了电路逻辑功能的受扰规律,归纳为单极性逻辑翻转和瞬态逻辑击穿2种故障模型。利用故障注入的方法模拟静电放电干扰环境,在故障节点比例逐渐增加的条件下进行了功能电路的演化设计试验。结果表明:当静电干扰事件较少时,演化电路可以快速稳定的演化生成功能完备的数字电路;当静电干扰事件频发且造成大量逻辑单元受扰时,其仍能演化生成适应度达0.9的功能电路。因此,可演化组合逻辑电路在逐渐恶劣的静电放电干扰环境下表现出高可靠的抗扰特性。

可演化组合逻辑数字电路的静电放电抗扰特性

随着科技飞速发展,集成电路工艺以及设计技术日渐完善,数字电路系统日渐复杂化,电磁敏感度不断提高。同时,电磁环境复杂多变,静电放电频繁出现,电力系统电磁环境效应大幅度强化,需要优化利用可靠性较高的容错技术、抗扰技术等,最大化提高电力系统的安全性、可靠性,实现最大化的运营效益。本文多角度客观分析了可演化组合逻辑数字电路系统设计,多层次探讨了可演化组合逻辑数字电路多目标演化算法,静电放电抗扰特性实验以及静电放电防护。

基于可演化组合逻辑数字电路的静电放电抗扰特性研究

静电放电属于近场危害源中的常见类型,在其放电环节,不仅会形成瞬时电流、高电压以及强电场,而且还会产生电磁环境效应,包括大量的磁、热、电以及光等。在对静电放电抗扰特性进行研究时,应以典型静电放电抗扰环境作为基本出发点,通过对集成电路设计程序与内进化技能进行有机结合,即可形成可演化组合逻辑数字电路体系,再通过开展抗扰电路的演化实验与电磁环境的效应实验,就能实现对其抗扰特性的深入研究。鉴于此,本文以此作为出发点与研究对象,在分析可演化组合逻辑数字电路体系的设计程序的基础上,深入介绍静电放电抗扰特性的试验程序,以期可以成为相关人士参考与学习的标准。

数据库技术在演化硬件中的应用

介绍了演化硬件以及数字电路演化的基本概念,接着讨论了运用VB以及Access为进一步处理数字电路的演化结果建立管理数据库.在前台应用程序中,详细分析了代数和适应度数据的获取,并为用户提供了两种不同的数据提取方式.该数据库可以实现对于演化结果的进一步处理,代数和适应度的存储入库,收敛速度曲线的显示,为使用JBits软件提供了便利.