基于ISP器件的多功能数字逻辑系统的研制

为适应现代电子技术教学和推动EDA教学,作者研制了基于ISP器件的多功能数字逻辑系统,本文介绍了本开发系统设计指导思想、硬件结构及其实验功能.

“数字逻辑系统与设计”课程建设与改革的实践探索

介绍了数字逻辑系统与设计课程建设与改革的目标,对该课程进行的改革与实践,通过对改革内容、教学方法、成绩评定办法等方面的研究与探索,总结了一些改革经验。

用Verilog-HDL设计数字逻辑系统

介绍硬件描述语言Verilog-HDL。通过与传统的数字逻辑系统的设计方法进行比较，展现了硬件描述语言Verilog-HDL设计数字逻辑电路的优越性。

基于CAD技术的数字逻辑系统

数字逻辑系统的设计离不开计算机辅助设计CAD工具的帮助 ,尤其是VHDL硬件描述语言。该语言采用模块化的设计方法 ,自顶向下完成全部设计和综合过程 ,最终生成印刷电路板或专用集成电路。论述了高级语言VHDL的行为模块描述和结构模块描述 ,介绍了数字逻辑系统的设计方法和步骤 。

数字逻辑系统中两种符号的正确辨析

在数字逻辑系统中,有两种常用的标注符号容易引起混淆。本文给出了正确辨析方法,以利于读图和绘图。

数字逻辑系统中两种符号的正确辨析

对数字逻辑系统中两种常用的容易引起混淆的标注符号给出了正确辨析方法,以利于读图和绘图.

面向XML规范的复杂数字逻辑建模与验证

文章探讨面向XML规范的复杂数字逻辑建模与验证工具XModel的设计,XModel系统工具使用XML建模,可进行有效性验证,仿真验证通过后,可进行基于成熟第3方EDA工具的进一步时序验证、综合验证及FPGA验证。

基于EDA技术的数字系统设计

EDA是现代电子数字系统设计的核心技术,其基于电子芯片设计自动化特征,可实现电路数字逻辑系统设计,简化电路硬件设计的结构,提高数字系统可靠性和灵活性。对EDA技术的特征进行分析,介绍EDA设计工具及技术要点,以基于EDA技术的数字系统实例分析为基础介绍EDA技术在数字系统设计中的具体应用,证明EDA技术在电子设计和数字逻辑系统设计中的实用性。

USB IP Core的Verilog HDL语言设计方法

通用串行总线(USB)作为一种崭新的微机总线接口规范,具有即插即用、扩展方便等优点,已成为计算机必备的一个接口。采用VerilogHDL语言设计USBIPCore,分析时序设计要点。实现对主机发送的标准设备请求,返回设备描述符、传送数据等操作,并在MaxplusⅡ环境下进行了波形仿真和时序分析。时序仿真满足设计要求。

利用中规模集成计数器设计任意进制计数器的几种方法

本文阐述了用ＭＳＩ计数器设计任意进制同步加法计数器的几种方法．

采用少量元件的可编程延迟线

在数字逻辑系统中,延迟线有许多重要的作用.本文介绍一个可编程、多通道的延迟系统,其特点是简单、价格低、采用的元件少.虽然电路不复杂,但可在字宽和字长方面进行扩充;在工作过程中,其延迟时间可在0.1微秒至10秒之间变动,而且还可以由微处理机(或随机—逻辑电路)控制.为了实现延迟,电路采用了一个FIFO(先进先出)缓冲器作为一个字宽移位寄存器.可编程宽度为N(见图1).8位字输入中的每一位可以看作是一个单独的通道,所有的通道同时被延迟.写入到FIFO 中的数目,在FIFO 里一直是保持固定的.于是,每个字在输出之前必须在FIFO 缓冲器里穿过N 次.这一动作过程就产生了延迟.如果将FIFO缓冲器并联,就可以增加字宽或通道数目;如果将FIFO 缓冲器串联,就可以增加字长或延迟时间.时钟输入速率确定了电路的延迟分辨率.操作的初始阶段包括将N 个任意字装入到FIFO

手把手教你学CPLD/FPGA设计(七)

Verilog HDL硬件描述语言 Verilog HDL是一种用于数字系统设计的硬件描述语言，它可用来进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog HDL是目前应用最广泛的一种硬件描述语言。