超声波电源中数字鉴相器设计

超声波电源系统中电压电流相位差测量精度影响着换能器振幅稳定性以及系统工作效率。目前基于异或门原理,采用分立数字芯片实现鉴相的方案,存在信号调理电路复杂、线性范围小、精度低等问题。为提高电压电流鉴相精度,该文提出了一种数字鉴相器设计。该数字鉴相器采用正交解调原理鉴相,并使用坐标旋转数字算法在FPGA上实现了鉴相器的设计,简化了电路,减少了杂散信号的干扰。经过Modelsim仿真测试表明在30 dB信噪比条件下鉴相误差为0.21°,最后经过实验测试,数字鉴相器鉴相最大误差绝对值为0:256°,提高了测量精度。

激光测距中数字鉴相器的设计

相位法激光测距广泛应用于距离测量,尤其是短距离测量领域,测距系统的测量精度和速度主要取决于鉴相器的设计,为提高鉴相器的测量精度和速度,本文给出了一种新型数字鉴相器。通过加入反馈电路控制信号调制器,只需一组鉴相器即可实现激光发射信号与接收信号相位差的测量。调整CIC滤波器的参数,最大限度地提高滤波器输出信号的信噪比。对CORDIC算法进行优化,不仅扩展了测量范围,而且提高了测量精度和速度。本文使用Matlab对该数字鉴相器进行了性能评估,并在FPGA上实现了该数字鉴相器,与传统的数字鉴相器相比,测量精度和速度都有较大的提高,同时也降低了设计成本。

FPGA的数字鉴相器在相位测距系统中的研究

主要介绍了在矿井提升机红外激光位置跟踪系统中一种新型数字鉴相器的研究方法,该方法是基于FPGA器件运用FFT算法完成的。阐述了在实时高速测量场合运用FPGA器件独特的优势,并给出这种新型数字鉴相器的基本原理和具体实现过程,具有很高的应用价值。

一种基于CORDIC算法的高速高精度数字鉴相器

提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许输入信号的频率与DDC的NCO频率存在一定频偏,便于工程实现。经时序仿真验证,系统工作时钟可达100 MHz,在30 dB的信噪比条件下,测相误差小于0.004 rad,样本标准差小于0.03 rad。

高精度中频数字鉴相器在FPGA上的实现

介绍了一种高精度中频数字鉴相器的鉴相原理,以及在设计过程中以数字滤波器为主的参数选择方法,并且将其在FPGA上硬件实现。该鉴相器采用数字I/Q技术,鉴相精度达到0.029°,利用该高精度中频数字鉴相器对3.71875 MHz中频信号进行鉴相,实际鉴相结果为:绝对相位鉴相结果好于0.05°,均方根值为0.0076°;相对相位鉴相结果好于0.1°,均方根值为0.0287°。

基于Hilbert变换的数字鉴相器研究

利用Hilbert变换进行数字鉴相器的设计以避免过零检测获得较高测量精度,在Matlab环境下采用窗函数法和等波纹切比雪夫法设计了FIR型Hilbert数字滤波器并对数字鉴相器进行仿真实验,使用Stable32进行频率源的仿真和稳定度的计算,从而验证数字鉴相器的仿真结果。仿真结果证明等波纹切比雪夫法所设计的Hilbert数字滤波器较窗函数法设计的Hilbert数字滤波器有较好的性能,更能较好地提高相位的测量精度。

一种QuartusⅡ软件编程的数字鉴相器

本文介绍常用的CPLD芯片MAX7128s和开发工具QuartusⅡ的功能及使用方法,并用该软件设计编程了基于CPLD的数字鉴相器。该鉴相器可实现移相信号与基准信号的相位差鉴别,对信号在周期内进行检测。通过软件仿真,可以满足信号相位差鉴别的需求。

高抗噪声数字鉴相器

一、噪声及其对鉴相器的影响当要对两路位相信号进行位相比较时,一种简单可靠的方法是先使信号通过精密电压比较器,将其转变成数字方波信号,然后再由数字鉴相器进行相位比较。理想的鉴相信号应是单一频率的正弦波,但实际上信号总伴有噪声和干扰,只是大小程度不同而已。如果初始信号很微弱,则经放大后噪声就非常可观。一种较典型的情况如图1(a)所示,图中噪声迭加于正弦信号上,信噪比为8:1。

基于FPGA的一种新型数字鉴频鉴相器的设计

对于电机的锁相控制,需要对相差进行PI性质的环路滤波,但现有的锁相环中鉴频鉴相器输出为相差脉冲而非数字量,难以直接进行PI特性的环路滤波。该文提出了一种基于FPGA的新型数字鉴频鉴相器,通过对晶振时钟的非整数分频获取准确的参考时钟,基于触发器计数机制实现了PFD相差脉冲的数字量化,且可以输出频差数字量。利用VHDL硬件描述语言进行设计,在ModelSim软件中进行仿真,并在EPF10K40型FPGA芯片中进行综合实现,仿真和实验结果验证了该方法的正确性和有效性,为电机锁相控制中环路滤波参数的调整及控制算法的改进提供了便利条件。

一种低噪声双鉴频鉴相器的研究

针对数字鉴频鉴相器的相位噪声较高的缺点,本文设计了一种低噪声模拟鉴相器,并提出了一种双鉴频鉴相器结构,将模拟鉴相器和数字鉴频鉴相器有机地结合在一起。在锁相环中,该结构的数字鉴频鉴相器在频率捕获阶段和相位锁定阶段起主要作用,其模拟鉴相器在锁定状态维持阶段起主要作用。仿真结果表明,这种双鉴频鉴相器结构既具有数字鉴频鉴相器捕捉范围广阔、锁定快速的优点,又具有模拟鉴相器相位噪声低的优点。

基于数字锁相环的新型频相检测方法研究

在经典DPLL(数字锁相环)的基础上,提出了一种在中频过采样背景条件下利用过采样值进行相位捕捉和跟踪的新型数字锁相环。该方法利用两级鉴频器实现频率锁定,同时利用高频过采样实现数字锁相,对相位误差一步调整到位而不需连续多次调整。最后讨论了波形失真和随机抖动的影响;利用相对阈值法使性能得到很大改善。该方法解决了锁定精度和锁定时间不能同时兼顾以及抗干扰能力差等若干问题。

电荷泵数字锁相环频率合成器的设计及性能分析

本文对电荷泵数字锁相环频率合成器提出一种全新的时域分析法，该方法对这类合成器的设计和改进提供了理论指导，ＣＡＡ软件已被应用于实际．

数字锁相环的优化设计与应用

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环(DPLL)的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明:环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实:该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中。

全数字时钟锁相环的设计

提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。

超前滞后型数字锁相环LL-DPLL在FPGA/CPLD中的实现

研究超前滞后型数字锁相环的系统原理.讨论了数字信号在3个功能模块超前滞后的原理,给出了它们在FPGA/CPLD中实现的方式,为需要全数字锁相环控制的设备提供了一种可行的电路设计方案.

高速数字锁相环CD74HCT297的原理及应用

CD74HCT297是TI公司生产的一种高速数字锁相环 ,它具有高速度、低功耗等特点。通过对该锁相环的K计数器的A、B、C、D值进行数字可编程设置 ,可改变捕获带宽和锁定时间 ,从而大大提高数字锁相环的灵活性。

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号。本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程;并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果。具有一定的工程实用价值。

一种基于FPGA的数字锁相环测速实现方法

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除“纹波”的方法。

数字锁相环技术在恢复位时钟中的应用

详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环,以便从位流数据中恢复出位时钟;并指出了其结构参数对于环路性能的影响。

一种高性能的全数字锁相环设计方案

针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。