低插入损耗的8 GHz~18 GHz CMOS无源延时线设计

针对采用级联延时结构的高频延时线存在损耗较高的问题,提出了一种采用0.18μm CMOS工艺的宽带延时线集成电路芯片,其性能指标为5 bit延时控制,120 ps最大延时,3.9 ps延时分辨率。该延时电路采用二阶全通网络(all pass networks,APN)作为延时结构,并设计了一种新的群延时交错方法。该方法利用二阶APN群延时频率响应的峰值特性,从单个APN电路中提取更多的群延时,可以用较少的无源二阶APN电路实现更高的群延时,同时又能降低所设计延时线的插入损耗。采用0.18μm CMOS工艺进行了具体实现和性能测试。结果表明,该电路芯片面积为1.2 mm×2.7 mm,与现有集成延时线相比,所提电路的插入损耗更低。在8 GHz~18 GHz的频率范围内,插入损耗为12.6 dB~20.5 dB,均方根延时误差小于3.3 ps。