一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器(successive approximation register analog-to-digital convertor,SAR ADC).与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数(ENOB)为9.45 bits,功耗为13.48μW.

基于0.11μm CMOS工艺的时域SAR模数转换器

为避免因多种延迟线之间不匹配造成的线性退化,提出了一种基于时域比较器的逐次逼近型SAR(Successive Approximation Register)模数转换器。通过使用单个延迟线来实现该模转换器的时域比较器,此延迟线包括数控延迟线和压控延迟线。提出的模数转换器具有8个有效位,使用面积为0.128 mm2的0.11μm CMOS工艺实现。实验结果表明,当工作电源电压低至0.6 V时,提出的时域SAR模数转换器功耗为1.8μW。