RTL综合系统设计中时序逻辑综合的实现方法

时序逻辑综合是 RTL综合系统设计中的一个重要部分。文章系统地论述了时序逻辑综合问题，在分析用户的 RTL描述形式的基础上，以具体算法的形式，提出基本时序逻辑电路描述综合的实现方法，同时对其它一些综合系统中未引用的复杂时序逻辑电路也提出了具体的综合实现方法。

基于组合逻辑最小化技术的时序逻辑综合方法

介绍一种以组合逻辑最小化工具为基础，提出按满足压缩状态表约束关系进行状态分配的新思想，通过一系列的转换，可完成从描述时序逻辑的原始状态表到满足该状态表状态转换要求的由ＰＬＡ作为组合逻辑部件的时序逻辑电路的转换。由于该时序逻辑综合新方法在处理过程中要涉及解大型覆盖表的问题，为此提出满足压缩状态表约束关系的状态分配的简化算法。文中用一些实例说明简化算法的具体运算过程。结果表明简化算法可导出满足原始状态表的较简化的时序逻辑表达式。

RTL综合中变量赋值语句的综合方法

变量是 VHDL 语言中顺序语句的一个特征 .从分析变量的作用出发 ,论述 RTL 综合中变量赋值语句的综合方法及其相应依据 ;同时提出一种用于对变量赋值语句进行综合的数据结构——变量关联链表 (VAL) ,及以此数据结构为基础的变量赋值语句的综合方法 .最后给出采用

PLC顺序控制程序同步化逻辑设计

用时序逻辑综合的方法设计PLC顺序控制程序,是基于使用PLC的基本指令。所设计的程序比较精炼,但PLC用的时序逻辑多为异步时序逻辑,变量多时,关系比较复杂,设计难度较大,难于普遍应用。