核电厂数字化仪控系统网络时标对时系统设计

为解决系统中网络时标对时精度差、冗余切换慢和串口传输速率低等问题,设计了一种基于FPGA和CPU双处理器的网络时标对时系统,利用FPGA进行高精度IRIG-B解码及冗余零延时切换,并结合高速并口进行时间传输,CPU在1PPS中断时读取共享RAM区时间信息,当时间故障后可自动补偿时间。经过长时间的测试和应用结果表明,本技术具有精度高、零延时切换、性能稳定、故障自恢复等特点.具有较强的抗干扰能力。