250MHz时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.

用于谐波测量的非均匀同步采样时钟产生方法

为了消除谐波采样中的频谱泄露并降低电路实现代价，提出非均匀同步过采样时钟产生方法．该方法使用延时锁定环路产生非均匀时钟，控制谐波采样的过采样间隔．通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期，使非均匀过采样噪声位于模数转换器输出带宽之外，减小了采样噪声对谐波频谱的调制影响，保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟．过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构，所需延时单元个数从3×10°减少到125．采样数据可以作为同步采样序列直接进行快速傅里叶变换运算，无需消除非均匀采样噪声和频谱泄露的操作．在使用1．6384MHz参考时钟、基波频率为46～54Hz的情况下，63次谐波范围内的谐波幅度和相位测量误差分别小于0．02％和0．031°．

可编程开关电容滤波器时钟产生电路的程控调节

开关电容滤波器是目前在测控和通讯领域应用越来越广泛的一类单片集成器件。本文针对使用可编程开关电容滤波器过程中出现的时钟产生电路的程控调节问题 ,通过理论分析和实验研究提出了一个以MAX0 38为核心的宽带可程控调节的频率合成器。

时钟产生电路中高频生成器的分析与设计

分析了目前常用的高频生成器的电路结构及其优缺点,提出了一种新的高频生成器电路结构。该电路完全由数字逻辑门构成,结构简单;同时,倍频系数可达10以上;在参考时钟频率为100 MHz时,可以实现1 GHz以上输出时钟的高频输出。

PCIExpress接口时钟产生电路的设计与实现

介绍了PCIExpress接口时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真、版图设计。该时钟产生电路经过TSMC0.13μm1P8MCMOS工艺验证,工作电压为1.5V。结果表明该时钟产生电路能够满足PCIExpress接口的要求。

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0 1 8μmCMOS工艺设计的千兆以太网物理层时钟产生 /倍频单片集成电路 .芯片采用电荷泵结构的锁相环实现 ,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块 ,总面积为 1 1mm× 0 8mm .采用 1 8V单电源供电 ,测得在负载为 5 0Ω时电路的输出功率大于 5dBm .芯片在PCB板上键合实现锁相环路的闭环测试 ,测得锁定范围为1 30MHz;当环路锁定在 1GHz时 ,振荡器输出信号的占空比为 5 0 4% ,rms抖动为 5 4ps,单边带相位噪声为 - 1 2 4dBc/Hz @1 0MHz .该电路适当调整可应用于千兆以太网IEEE80 2 3规范1 0 0 0BASE X的物理层发信机设计 .

一种用于微控制器的振荡器及时钟产生电路

本文介绍了一种灵活实用的用于微控制器的振荡器和时钟产生电路。该电路可由用户对配置EPROM编程，通过译码选择4种类型的振荡器（RC、标准晶体、高速晶体和低功耗晶体）。为了节省功耗，其详码器、振荡器和时钟发生器均有入睡／唤醒控制。

一种高精度时钟产生电路的设计

通过数字逻辑校准电路模块和电流镜阵列对环形振荡器的输入电流及充放电电流进行调整与控制,设计了一种频率为2MHz的高精度时钟产生电路,其具有时钟输出稳定性高、校准速度快,且电路结构简单的特点。采用SMIC 0.18μm工艺,在不同的工艺角及温度下对本电路进行了仿真,结果表明在以上各种仿真情况下时钟频率误差最大在±1%以内,且从开始校准到校准完成,最大所需时间不超过400μs。

万兆以太网时钟产生电路设计

给出了基于 0 .2 um Ga As PHEMT工艺的 10 GHz单片频率综合器的系统模型、电路结构、性能分析、版图设计以及仿真结果 ,并简单介绍了工艺特点。整个芯片由压控振荡器、分频器、鉴相器以及低通滤波器组成。在 ADS软件下的仿真结果表明 :芯片采用 3 .3 V单电源供电 ,总功耗为 40 0 m W,输出功率为 -15 d Bm,工作频率 9.5 GHz～ 11.0 GHz,相位噪声 -95 d Bc/Hz@1MHz,输出信号的峰峰值抖动约为 2 ps。整个芯片面积为 1.2 5× 1.3 5 mm2 。

可编程开关电容滤波器时钟产生电路的程控调节

针对使用可编程开关电容滤波器过程中出现的时钟产生电路的程控调节问题，通过理论分析和实验研究，提出了一个以 Ｍ Ａ Ｘ０３８ 为核心的宽带可程控调节的频率合成器。

一种新颖的低非线性全数字多相时钟产生电路

通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。

一种独立调节两相脉宽的不交叠时钟产生电路

由于开关电容电路具有同标准CMOS工艺兼容性好、时间常数精确度高、电压线性度好等优点,在滤波器、A/D中得到广泛的应用。在开关电容电路中,一个必不可少的单元便是两相不交叠时钟产生单元,它产生不交叠时钟,控制节点不会同时被两个电压驱动;产生提前关断的时钟,以减少电荷注入效应的影响。分析了传统不交叠时钟的电路原理和时序,在此基础上提出了一种独立调节两相脉宽的不交叠时钟产生电路,并分析了它在ΔΣ调制器、流水线结构A/D以及滤波器中的应用前景。

一种频率可调时钟产生电路的研究

研究了一种用于微机械加速度计的CMOS时钟产生电路。该电路可以方便地实现片内 时钟的精确产生,集成了具有高电源抑制比的基准电压源,振荡频率可根据需要调节。实际电路采 用1.2 μm双层多晶硅、双层金属N阱CMOS工艺实现。在5 V电源电压、800 kHz振荡频率下,该 电路功耗约为1.5 mW。

一种基于注入锁定环形振荡器的时钟产生电路

提出了一种基于谐波注入锁定数控环形振荡器的时钟产生电路。采用注入锁定技术,极大地抑制了环形振荡器的相位噪声。在频率调谐环路关断的情况下,数控式振荡器可以正常工作,与需要一直工作的锁相环相比,大大节省了功耗。分析了电路的参考杂散性能。在65nm CMOS工艺下进行流片测试,芯片的面积约为0.2mm^2。测试结果表明,设计的时钟产生电路工作在600MHz时,1MHz频偏处的相位噪声为-132dBc/Hz,在1V的电源电压下仅消耗了5mA的电流。

一种SATA Ⅲ的Sigma-Delta小数分频扩频时钟产生器设计

整数分频扩频时钟产生器具有较大的频率分辨率,不能满足SATA Ⅲ的要求,针对该问题提出了一种SATA Ⅲ的6 GHz Sigma-Delta小数分频扩频时钟产生器的设计。扩频时钟产生器基于65 nm CMOS工艺,采用了数字MASH SigmaDelta频率调制技术和一个产生33 k Hz的三角波产生器,输出频率达到6 GHz,向下扩频达到5 000 ppm。测试结果表明,在1.2 V的电源电压下,功耗为48 m W,非扩频时钟的峰峰抖动为8 ps,电磁干扰降低了15 d B。Sigma-Delta小数分频扩频时钟产生器克服了整数分频器扩频时钟产生器的缺点,较好地满足了SATA Ⅲ的要求。

RFID ASK100%、10%调制时钟产生电路设计

设计了一种时钟产生电路,该电路采用基于低功耗锁相环(PLL)的方法,用于产生13.56MHz ASK100%、10%调制射频卡所需要的时钟。针对射频识别(RFID)系统,锁相环采取了特殊的设计。本电路作为模块可应用于符合ISO/IEC15693、ISO/IEC18000-3标准的非接触IC卡中。通过Cadence spectre软件,使用0.35μm互补金属氧化物半导体(CMOS)工艺模型进行验证。仿真结果显示:电路采用3.3V电源供电时,100%调制载波幅度为0%时,总工作电流仅为17μA。

用于48MHz时钟产生器CMOSPLL

本文报导一个用于48M Hz时钟产生器的锁相环.该PLL采用0.25μm n-well CMOS工艺,在2.5V供电电压下,其静态电流为1.44mA.有效版图面积为600μm·335μm.

用于高速流水线ADC的低抖动多相时钟产生电路

设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4^+0.65 LSB,微分非线性误差(DNL)为-0.2^+0.15 LSB,功耗为320 m W。

一种SATA Ⅲ失调锁相环扩频时钟产生器设计

扩频时钟产生器可以分散频率谐波的能量、减小单位带宽内的辐射能量,因此,扩频时钟产生器广泛应用在SATA Ⅲ等系统中。给出了一种基于失调锁相环技术的SATA Ⅲ扩频时钟产生器的设计方法。在扩频时钟产生器中,一个低频扩频信号和一个直接数字频率合成器进行频率合成,然后和一个高频信号混频,产生一个更高的调制参考源。扩频时钟产生器采用1.2 V 0.13μm CMOS工艺,功耗为21.16 m W,主要的频率功率减小了16 d B,芯片面积0.7*0.45 mm2。测试结果表明,采用失调锁相环技术,扩频时钟产生器具有较低的时钟抖动,较小的EMI辐射功率,较好地满足了SATA Ⅲ的需求。

采用快速建立双电荷泵技术的扩频时钟产生器设计

传统的扩频时钟产生器具有较长的建立时间,同时芯片面积较大。针对上述问题,给出了一种采用快速建立双电荷泵技术的低抖动分数扩频时钟产生器(SSCG)的设计。快速建立双电荷泵技术不但可以减小芯片面积,而且通过控制SSCG建立过程中电荷泵(CP)的工作顺序来缩短建立时间。SSCG中的多模分频器采用差分动态触发器技术来减小芯片面积,降低功耗和抖动。SSCG采用0.13μm CMOS工艺制造,3.91μs的建立时间远快于采用传统SSCG技术的8.11μs,在1.5 GHz 250个周期内随机抖动和总抖动分别为2.7 psrms和3.3 psrms。EMI减小了10 d B,符合SATA的技术要求。芯片面积为0.3 mm×0.7 mm,功耗为18 m W。测试结果表明,采用快速建立双电荷泵技术,建立时间大幅度缩短,芯片面积也有了较大的优化。