一种TIADC系统时钟偏斜误差的全并行校正方法

给出了一种TIADC系统时钟偏斜误差全并行结构的校正方法。该方法利用串并转换实现高速数据的降速,再利用滤波器的多相分解技术构建一个16×16的滤波器阵列对时钟偏斜误差进行实时校正,不但可以有效地减小杂散频谱,而且当输入信号从10 MHz变化至500 MHz时,系统校正后的SFDR平均提高了30.64dB。仿真结果表明了该方法的正确性和有效性。

改进的时钟偏斜误差校正方法的FPGA实现

利用改进的完美重构方法对多A/D采样系统的时钟偏斜误差校正方法进行了FPGA实现。采用自顶向下和模块化的设计方法,实现了多路采样数据的相位同步模块、数据位置映射模块、并行多相滤波器组模块以及多路数据合成模块。对完美重构方法中的滤波器组运用多相分解技术将其化为并行结构滤波器组,对输出数据采用流水线结构加法器组进行处理,降低了系统运算延迟,提高了系统的实时性。在MATLAB和Model Sim中进行仿真,结果表明了该实现的正确性和有效性。