读写通道基于τ因子内插时钟恢复模型设计与实现

读写通道是介于磁盘读写头与设备控制器之间的电子电路,实现数据写入和可靠的恢复。伺服信号采样时钟是伺服信号检测的重要组成部分,其设计的目标是在提高伺服信号传输速率的同时维持低的误码率,这就对通道的数据采样处理以及时钟恢复电路的设计提出了严格的要求。本文通过对读写通道伺服的分析,对常用的由锁相环构成的伺服时钟恢复电路进行改进,在线性插值时钟恢复的基础上提出了基于τ因子内插时钟恢复模型,并推导出τ因子插值滤波器系数算法,还给出了伺服时钟恢复的硬件及FPGA的设计与实现方案,最后给出了基于线性插值和基于τ因子内插时钟恢复试验。测试结果证明,采用基于τ因子内插滤波器模型可以获得更好的谐波频谱。

一种4路内插CORDIC的14位吉赫兹DDS IP核

直接数字频率合成器由于具有快速的频率转换时间和极高的频率分辨率,已得到了广泛的应用,但输出带宽较窄和杂散抑制较差一直是制约直接数字频率合成器输出信号质量的关键因素.基于改进的CORDIC相位幅度映射技术,采用4级流水线结构的相位累加器,设计了一种4路内插CORDIC结构的14位高速直接数字频率合成器IP核.与传统单路CORDIC结构相比,时钟采样频率是原来的4倍,能有效提高输出信号的无杂散动态范围,并降低电路的复杂度和面积.验证结果表明,当采样时钟频率为1GHz、频率分辨率为0.23Hz、输出频率为82MHz时,无杂散动态范围为86.7dBc,基于0.18μm 1P6M CMOS工艺所实现的IP核有效面积为1.33mm2,能嵌入式应用于高精度宽频雷达、通讯系统的系统芯片.

基于多路移相时钟的瞬时测频模块设计

本文根据时钟数字移相原理,提出了一种新的瞬时测频方法,适用于捷变频雷达测频系统。该方案利用FPGA芯片内部的PLL产生了4路同频率但不同相位的移相时钟,结合等精度测频的原理,在实际闸门开启时段分别对每路时钟的脉冲个数计数,通过计数值相加和计算获得标准时钟计数值,等效为将单路标准时钟的频率提高4倍。实验板验证结果表明,该方案电路简单、成本低、性能稳定,能满足技术指标要求。

通用高精度时钟同步单元的设计方案

根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明,基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内。

基于FPGA的时间间隔测量系统的设计

为了解决电容充放电放大电路测量时间间隔的不稳定,采用复杂可编程芯片FPGA设计实现精密时间间隔的测量。FPGA的锁相环(PLL)电路得到高频时钟,时钟管理器(DCM)实现高速时钟移相,产生的内插时钟得到高精度时间测量。通过在光电回波脉冲时间间隔测量系统中验证,该设计可以得到200ps的时间间隔测量精度。采用FPGA芯片设计的粗和细数字化测量系统,具有集成度高,性能稳定,抗干扰强,设计方便等优点,能广泛应用于科研和生产中。