高性能VLSI设计中时钟分布网络的问题与解决方法

本文介绍了深亚微米工艺下高性能VLSI芯片中时钟分布网络设计所面临的问题,总结了时钟分布网络设计的一般方法,最后指出了时钟分布网络设计研究的发展方向。

一种低功耗低偏斜的无缓冲谐振时钟分布网络设计

作为下一代时钟分布技术的有力竞争者,谐振时钟机制具有低功耗、低偏斜的显著优势,但设计方法的缺乏导致该技术在同步数字系统中的应用受到严重制约。为解决这一问题,提出了一种面向无缓冲谐振时钟分布技术的物理设计方法,能够结合现有设计流程,有效实现谐振时钟网络设计。该方法基于SPICE分析并优化与谐振时钟网络相关的设计参数,保证整个物理设计快速收敛于目标频率。通过一块乘法器电路验证了该设计方法,带有寄生参数网表的SPICE结果显示,与采用树型和网格型时钟分布网络的同步电路相比,基于无缓冲谐振时钟网络的同步电路时钟系统功耗降低最高可达64%,总功耗降低16%以上。此外,无缓冲时钟网络的时钟偏斜小于时钟周期的2%。

DTRC:针对变频时钟功耗优化片上谐振网络

针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原因是在系统电感和电容值确定后,电路本征谐振频率固定,对于传统结构,当时钟工作频率偏移谐振频率,谐振电路功耗优化能力减弱,甚至恶化。本文在12 nm Fin-FET工艺下实现完整时钟分布网络(CDN),后仿结果表明,通过调整谐振电路驱动单元关断时间,在时钟1~5 GHz频率范围内,相比传统无谐振电路实现18%~46%功耗优化,相比已有谐振时钟电路实现13%~54%功耗优化。

mesh结构NoC的时钟网络研究

分析了m esh结构N oC的3种时钟网络,针对同步时钟网络瞬时功耗大,非对称瀑布网络(w aterfall)和对称瀑布网络通信延迟大的弊端,提出并设计了一种混合结构的时钟网络。并以4×4混合结构时钟网络为例,计算得出该时钟网络的最大通信延迟为非对称瀑布网络的12.5%,局部单方向数据流的通信延迟约为对称瀑布网络的25%,芯片的瞬时功耗约为同步时钟网络的50%。

一种低功耗的混合谐振时钟分布机制

提出了一种低功耗的混合谐振时钟分布机制,通过改进的旋转行波振荡器产生和分布方波形全局时钟信号,采用基于片上变压器的谐振电路产生局部谐振时钟信号.在SMIC0.13μm CMOS工艺下,对目标频率为1.91GHz的混合时钟网络进行了设计和仿真,能够显著降低时钟系统功耗.

1588透传中晶振引入误差的一种改进方法

晶振的精度是引起网络设备时钟透传误差的最主要原因;通过对IEEE1588v2P2P透传定时过程的分析,发现当仅考虑晶振因素时,透传定时误差正比于定时报文在网络设备内的处理时间;这为减小晶振对透传时钟精度的影响提供了一种简单有效的方法,即缩短定时报文在网络设备内处理时间;缩短该处理时间的具体办法被给出;通过实际设备验证,改进后的定时报文处理时间可以比常规方法减少两到三个量级,相应地可以推导出晶振对定时精度的影响也降低了两到三个量级。

容工艺偏差的低偏斜层次化时钟网络设计

针对超深亚微米工艺出现的新特点,基于对称"H树"型全局时钟网络加区域化的"Mesh"时钟网格的混合时钟结构,实现了不同于传统全局Mesh结构的树形驱动本地网格层次化时钟分布网络.实验表明,该网络具有极低的偏斜和高工艺偏差容忍度,其总的时钟偏斜可控制在10 ps以内,其时钟偏斜随工艺变化值与设计值的偏差在10%的数量级上,极有利于高性能微处理器处理核心的时序设计.

片内光通信技术综述

在纳米工艺水平下,传统的铜线互连已经很难满足集成电路芯片在延迟、带宽、功耗等方面的要求,片内通信问题已经成为集成电路设计的瓶径。文中根据片内光器件集成技术的最新进展,介绍了采用片内光互连代替电互连的最新技术及其性能方面的优势。文中重点总结了片内光互连的三种典型应用。首先,介绍了片内光时钟分布网络;其次,从应用的角度分析了光电总线结构相对于单纯电总线在性能上的提升;最后,介绍了一种新的片上光网络,它集成了片内电的包交换控制网络和宽带电路交换光网络。仿真和实验结果表明,光互连能够为高集成度纳米级芯片提供高带宽、低延迟、小功耗的片内通信服务。