门控时钟单元IP核设计

门控时钟是VLSI设计中降低功耗的一种主要技术,将门控时钟设计为一个独立的IP,可以降低设计的复杂性。在对门控时钟的基本工作原理和结构分析的基础上,本文给出了将门控时钟单元电路设计为一个独立IP核的设计流程,并生成了系统物理设计和验证阶段所需要的库文件。设计结果已成功地应用于高性能、低功耗嵌入式CPU的设计。

一种应用于SOC中的时钟复位管理单元的设计

本文介绍了一种应用于SOC中的时钟复位管理单元(CRMU)的设计。该CRMU一方面提供SOC中各模块所需的时钟信号和复位信号,另一方面要通过必要的逻辑设计来保证所产生时钟/复位信号的稳定性并且避免毛刺的产生。CRMU本身也是可以根据需要进行配置的,以满足SOC的多种需求,配置接口为AHB2.0。

用于网络单元时钟的压控石英振荡器

介绍了１５５．５２Ｍｂｉｔ／ｓ、６２２．０８Ｍｂｉｔ／ｓ、２４８８．３２Ｍｂｉｔ／ｓ、１０Ｇｂｉｔ／ｓＳＤＨ系统上的时钟频率源的基本原理，针对ＳＤＨ的网同步对网络单元时钟要求的３８．８８ＭＨｚ压控振荡器频率源进行了设计，当环境温度在０℃到７０℃范围内变化时，压控振荡器的频率漂移优于±１×１０－６，瞬时频率稳定度（秒稳）优于１．２５×１０－９。

雷达测试系统中时钟分配单元设计

时钟分配单元是雷达数字阵列综合测试系统中的重要组成部分,为系统中的多通道数字T/R组件测试单元提供多路低相噪、高稳定度相参时钟。本文给出了基于PXI总线的时钟分配单元的详细设计方案,该设计方案具有稳定度高、相噪指标高等特点,能够满足测试系统的需求。

OTN中ODU_k时钟的抖动性能要求

抖动是影响光通信质量的重要因素。文章首先简单介绍了光传送网(OTN)中的4种光数据单元(ODUk)时钟,然后介绍了ITU-T建议对这4种ODUk时钟的输出抖动、抖动容限以及抖动传递函数的规定,并具体分析了去映射器时钟ODCP的抖动,最后给出了一种异步去映射的实例以及抖动测量结果。

新型探地雷达内同步接收机设计

针对内同步冲击脉冲探地雷达,提出了一种新的采样方式和相应的内同步提取方式,该采样技术采用1比特并行交替采样和量化累积从而实现模拟信号的数字化。基于该技术思想,利用现场可编程门阵列(FPGA)研制出实用的无集成A/D的宽带探地雷达接收机。该接收机等效采样率达1GHz、模拟带宽达300MHz以上、等效8位转换精度、最小2.3mV量化精度。整机体积小,功耗不超过1.5W,采样效率高。实测结果表明,该接收机能很好地重构输入信号,可满足宽带探地雷达的需要。

JC-3196测试系统检修分析

在设备维修中分析的过程就是查找故障的过程,因此设备维修的关键就是懂得对设备故障如何进行分析,但是要想准确的对设备故障进行分析,就必须详细了解设备的硬件组成及各部分的工作原理。因此文章从简单介绍JC-3196测试系统的硬件组成及各部分的工作原理开始,然后再介绍几种设备常见故障,并通过这些故障的现象对其进行详细的检修分析。文章从四个方面对其进行说明:JC-3196测试系统的硬件组成、各部分源的主要功能及工作方式、故障分析、维修的注意事项。

柴油机控制用TPU微码开发

在基于MPC561单片机的柴油机电控单元平台上,开发了一个TPU微码程序,该程序具有曲轴转速信号处理和喷射脉冲输出的功能。使用Visual C++开发的上位机工具,能够把该程序集成到发动机管理系统中。试验表明,基于该TPU微码程序开发的柴油机电控单元,能够准确地进行发动机角度同步和喷射控制,并且能够有效地减少CPU负荷。

S／L波段收发系统射频前端设计与实现

本文设计了一种应用了北斗一代卫星收发机的射频前端,它主要完成三方面功能：一是接收单元对天线和低噪声放大器的卫星信号进行放大、滤波和下变频处理,以产生满足后续AD转化单元输入要求的中频信号;二是时钟单元提供一个稳定的时钟信号,以供后续信息处理单元使用;三是发射单元完成基带信号对载波的调制,将其变为通带信号。

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。

Galileo卫星导航系统的时间子系统介绍

文章主要介绍了欧洲民用卫星导航系统——Galileo系统导航有效载荷中的时间子系统的基本功能、系统配置,并对其主要性能进行了仿真研究。

一款用于多媒体处理的异构多核系统芯片的可测试性设计

随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.

基于FPGA的异步LVDS过采样的研究和实现

针对LVDS接口,研究并实现了一种基于FPGA的LVDS过采样技术,重点对LVDS过采样技术中系统组成、ISERDESE2、时钟采样、数据恢复单元、时钟同步状态机等关键技术进行了描述,并基于Xilinx FPGA进行了验证,传输速率达到了1.25Gbps。文章的研究为基于FPGA实现系统之间的高速互连具有一定的工程参考价值。