提高输入时钟占空比免疫力的方法

本文通过引入下降沿鉴相器用于比较输入时钟和反馈时钟的下降沿,然后根据比较结果调节输入时钟接收器,使得输入时钟的占空比[1]为50%。从而解决了现有的存储器时钟路径存在时钟丢失或控制电路功能异常的技术问题,极大地提高存储器对输入时钟占空比的免疫力,提高存储器的可靠性。

一种低抖动时钟稳定电路的抖动分析仿真

流水线型模数转换器(Pipeline ADC)中采样时钟的占空比和抖动(jitter)会对Pipeline ADC的有效位数以及信噪比有着显著的影响。因此,该文提出一种包含时钟缓冲器、时钟沿合成电路、RC积分检测器和可控电流源反相器的低抖动时钟占空比调整电路,并对电路抖动设计及其仿真方式做了具体阐述。该电路基于TSMC 0.18μm CMOS工艺设计,经过版图后仿真后,结果表明,该电路能将20~150 MHz频率范围内、占空比为20%~80%之间的输入时钟精确调整到50%占空比,精度在±1%,输出时钟下降沿附加抖动在150 fs以内。将其应用在16 bit、80 MHz Pipeline ADC中,ADC输入信号为200 MHz时,系统信噪比能够达到71 dB。