一种基于电容充放电的低功耗时钟发生器

基于SMIC 0.18μm CMOS工艺,设计了一种基于电容充放电的新型低功耗时钟发生器。为了减小温度变化引起的频率波动,设计了负温度系数偏置电路。采用了传统的占空比调节电路,可调节振荡波形的占空比。仿真结果显示,在3.3 V电源电压下,该振荡器可以稳定输出7.16 MHz频率的信号,相位噪声为-104.4 dBc/Hz,系统功耗为1.411 mW,其中环形振荡器功耗为0.811 mW。在-40℃~110℃温度变化范围内,振荡器的频率变化为7.116~7.191 MHz,容差在1.05%以内。同其他时钟发生器相比,该电路具有结构简单、功耗低,以及在宽温度范围内具有较高的频率稳定性等显著特点,能够满足芯片的工作要求,为芯片提供稳定时钟。

一种采用常跨导偏置技术的高速多相时钟发生器

介绍了一种基于电荷泵型锁相环的高速多相时钟发生器。采用常跨导偏置技术,使锁相环的频率响应对工艺、电源电压和温度的变化不敏感;在压控振荡器中采用镜像偏置,使该时钟发生器无需外部精确的偏置电压或电流。电路采用UMC0.18μmN阱CMOS工艺实现。仿真结果显示,在SSS、TTT和FFF三种条件下,环路带宽变化仅为12%,相位裕量只变化0.1°。

采用FPGA的高速CCD相机的时钟发生器

采用IL E2TDICCD做为传感器 ,与计算机构成了成像系统 ,并在计算机CRT上显示出图像。主要介绍高速CCD相机的工作时钟产生电路的设计 ,采用大规模集成电路FPGA实现了该工作时钟驱动电路 ,采用AHDL语言对工作时钟驱动电路进行了硬件描述 ,并利用MaxPlus2软件对所设计的工作时钟驱动电路进行了仿真 ,最后对FPGA器件进行了编程和硬件电路调试 ,进而实现了整个CCD相机的控制。

10GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10^(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.

一种适用于相变存储器的低噪声时钟发生器

基于相变存储器的特性,设计了一种具有低功耗、低噪声的时钟发生器。该时钟由压控振荡器产生,并通过时钟控制电路转换为相变存储器存储操作所需的reset、set信号。由于纳米尺寸下的相变存储器件受噪声影响严重,该电路降低了外围驱动对相变存储单元的低频噪声干扰,能够改进相变存储器性能。电路采用40 nm CMOS工艺设计,电源电压为1.8 V,功耗为1.26 mW,RMS抖动为0.83 ps,p-p抖动为5.14 ps,芯片面积为80μm×90μm。

可编程时钟发生器及其应用

押美国CYPRESS公司的可编程时钟发生器芯片ICD2053B的结构和工作原理及其在数据采集系统中的应用。ICD2053B提供用户可编程的锁相环特性,输出可改变到任何所期望的频率值上(391kHz～100MHz)。在数据采集系统中,利用ICD2053B所具有的动态改变输出频率的能力,可实现系统的变频率采样,提高了系统的适用范围和兼容性,给设计者提供了灵活的设计自由度。

一种占空比可调的两相非重叠时钟发生器

本文通过调谐压控振荡器输出信号的占空比,直接产生了两相非重叠时钟信号。这一设计集振荡信号发生与非重叠时钟产生于一身,突破了传统标准电路的设计思路。本项工作获得了20%～80%的信号占空比可调范围,同时还实现了两相信号之间不重叠时间间隔的可调谐。利用SMIC 0.18μm 1P6M CMOS工艺,所需电源电压为1.8V,整个电路仅需30个晶体管。

一种高稳定度片内时钟发生器的研究与设计

本文提出了一种高稳定度片内时钟发生器电路的设计方法.该电路由差动比较器、精确电流产生电路、充放电电路及其控制电路组成.用精确控制的电流对片上电容进行充放电,从而得到了高稳定度的精确时钟信号.电路设计基于CSMC公司的0.5（mCMOS混合信号模型,仿真结果表明,25（C时的输出频率为443kHz,改变环境温度-40~85（C,其频率稳定度为（25ppm/（C.该电路可以在（-（A/D转换器等电路中替代昂贵的温度补偿晶体振荡器（TCXO）作为系统的时钟源.

可编程的时钟发生器

本文介绍用于数字控制系统的可编程时钟发生器电路。论述了它们的设计思想和工作原理,推导了设计公式,并给出逻辑电路图以及程序员计算所需时钟频率的计算公式。

基于DP标准发射端扩频时钟发生器电路设计

在优化各模块电路性能及相关参数,综合考虑电路功耗、性能等方面因素的基础上,设计符合DisplayPort接口标准的发射端扩频时钟发生器。通过整体的电路级仿真验证,表明该设计达到了降低电磁干扰的目的。

一种宽带高性能TIADC时钟发生器

针对并行交替模拟数字转换器(TIADC)发展遇到的时钟瓶颈,提出了一种宽带高性能TIADC时钟发生器设计方案。该方案利用时钟分路器和可编程延迟器分别实现通道扩展和相位延迟,采用可配置时钟源和逻辑转换电路使时钟发生器能够输出低抖动的CMOS和ECL逻辑TIADC时钟。设计实现的时钟发生器已经成功用于4通道12 bit 320 MHz采样率的TIADC系统。测试结果表明,该时钟发生器具有10 ps延迟偏差和在80 MHz频率下不超过2 ps的时钟抖动。

基于CMOS环型振荡器0～100 MHz高线性低功耗时钟发生器

设计了一种基于高线性低功耗延时单元和电压电流转换电路的环形压控振荡器电路,并采用数控技术提出了一种延时和充放电电流可编程控制的鉴频鉴相器和电荷泵电路,获得了突出的环路性能,最终基于0.18μm RF CMOS工艺集成实现了一个具有高线性低功耗特性的时钟信号发生器.

10GHz扩频时钟发生器的设计

扩频时钟是一种减少数字芯片电磁干扰的有效方法.它采用预设好的调制波形,在一定频率范围内对时钟信号进行频率调制.通过小数分频频率综合器和3阶ΔΣ调制器实现了一款10GHz扩频时钟发生器.通过改变多模分频器的分频比来实现扩频的功能.此扩频时钟发生器包括一个传统的锁相环,一个数字3阶MASH 1-1-1ΔΣ调制器和一个波形产生器.扩频时钟发生器产生下扩频5 000×10^(-6)的中心频率为10GHz的信号,调制波形为三角波,调制频率为30.525kHz.本设计已经采用55nm CMOS工艺流片,在1.2V电源电压下的总功耗为20mW.峰值降落为29.3dB,1 MHz频偏处的相位噪声为-110dBc/Hz.

面向高端市场的高性能时钟发生器——FleXO

各种电子产品，包括从医疗电子、消费类电子、企业服务器到通信、办公、汽车设备等，新产品推进的速度越来越陕，标准的演进更加迅速多样，输入输出的速度更快，系统的尺寸和功耗更低，成本要求更苛刻。这些产品对其中的时序产品的要求则是：在更低成本、功耗的基础上，具备高性能和灵活性。

FPGA片上时钟发生器快速自校准方案

该文提出了一种新颖的基于频率-电压转换技术的锁相环(PLL)快速自校准方案,可用于FPGA片上时钟产生单元内使用多段调谐环形压控振荡器(VCO)的锁相环。文章详细讨论了校准电路及用作时钟发生器的锁相环关键模块的设计,并进行了整体仿真验证。仿真结果说明,系统能够在发生工艺偏差或者参考频率变化时进行快速自校准。该文设计的校准电路及时钟发生器以较低VCO增益获得较宽的频率调谐范围,并具有较快的锁定时间,适于在FPGA器件的片上时钟产生单元中应用。

ICS1523型高性能可编程行同步时钟发生器的原理及应用

ICS1523是一种高性能可编程行同步信号发生器,它带有一个I2C串行总线接口,可以方便地对内部寄存器进行配置,能产生用户需要的同步信号。详细介绍该电路的工作原理和寄存器格式,给出ICS1523与S1D13806的实际接口电路及程序设计。

LC58274实时时钟发生器的研制

本文介绍了LC58274电路的用途、特点、基本功能、典型电路，分析了该电路版图设计特点、工艺特点及解决办法。

基于闭环像素时钟发生器的扫描图像采集方案

针对机械式激光扫描器转动惯量所造成的扫描线非线性失真，提出一种基于闭环像素时钟发生器的高精度补偿方案，对该方案实验装置的测试表明，行频取秋１５０Ｈｚ，采样密度取５１２点／行时，输出图像整体非线性误差由５％下降到０．１％，完全满足了高精度图像采集系统的要求。

可编程超高速时钟发生器SY89429的原理与应用

美国SYNERGY公司生产的可编程超高速时钟SY89429的输出频率可通过并行接口和串行接口进行设置,测试输出端可输出多种信号,使用灵活方便。本文介绍其内部结构、基本原理和用法。它的可编程性、高集成度以及很宽的编程范围将会受到越来越广泛的应用。