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单时钟域网络传输时延测量插值优化算法
1
作者
许志成
《黎明职业大学学报》
2023年第3期76-80,共5页
对单时钟域理论难以提高测量精度的根本原因进行探讨,认为回环处理时间作为误差因子引入影响测量精度。对单时钟域测量法的公式作进一步的演绎推导,提出在原先测量方法的基础上插值增添测量时刻的优化测量方法,并对所提出的方法进行了...
对单时钟域理论难以提高测量精度的根本原因进行探讨,认为回环处理时间作为误差因子引入影响测量精度。对单时钟域测量法的公式作进一步的演绎推导,提出在原先测量方法的基础上插值增添测量时刻的优化测量方法,并对所提出的方法进行了实验测试验证。实验结果表明,增加差值优化的测量算法能接近复杂硬件测量场景的单时钟域测量精度。
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关键词
时延测量
插值优化算法
单
时钟域
网络传输
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职称材料
基于OCP的轻量级多主从跨时钟域片上总线设计
2
作者
赵嘉禾
宋润泉
+2 位作者
许惟超
王贇皓
张旋
《电子技术应用》
2023年第2期45-49,共5页
开放芯核协议(Open Core Protocol,OCP)总线可被应用于将IP核功能与接口解耦,实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题,改进设计了轻量化的同步接口,在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为...
开放芯核协议(Open Core Protocol,OCP)总线可被应用于将IP核功能与接口解耦,实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题,改进设计了轻量化的同步接口,在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷,将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线(AMBA High-performance Bus,AHB),实现了多主从多时钟域传输。仿真和验证表明,设计的改进跨时钟域OCP-AHB总线可以正确传输数据,可用于其他工作的快速部署。
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关键词
片上系统
跨
时钟域
多主从
开放芯核协议
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职称材料
用LabVIEW FPGA模块实现不同时钟域的数据连续传输
被引量:
17
3
作者
崔佩佩
何强
+1 位作者
韩壮志
尚朝轩
《现代电子技术》
2011年第17期149-152,共4页
为了解决基于LabVIEW FPGA模块的DMA FIFO深度设定不当带来的数据不连续问题,结合LabVIEW FPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不同深度的实验表明,采用该方法设定的FIFO深度能够比较好地满足系...
为了解决基于LabVIEW FPGA模块的DMA FIFO深度设定不当带来的数据不连续问题,结合LabVIEW FPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不同深度的实验表明,采用该方法设定的FIFO深度能够比较好地满足系统对数据连续传输的要求。研究结果对深入展开研究和工程设计具有一定的指导意义。
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关键词
LABVIEW
FPGA模块
FIFO
数据连续传输
时钟域
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职称材料
面向SoC系统芯片中跨时钟域设计的模型检验方法
被引量:
5
4
作者
冯毅
易江芳
+2 位作者
刘丹
佟冬
程旭
《电子学报》
EI
CAS
CSCD
北大核心
2008年第5期886-892,共7页
传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓...
传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.
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关键词
形式化验证
模型检验
跨
时钟域
设计
线性时序逻辑
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职称材料
ASIC系统中跨时钟域配置模块的设计与实现
被引量:
5
5
作者
杜旭
左剑
+1 位作者
夏晓菲
何建华
《微电子学与计算机》
CSCD
北大核心
2004年第6期173-177,共5页
本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合...
本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。
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关键词
ASIC
跨
时钟域
异步
时钟
亚稳态
自清零寄存器
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职称材料
面向SOC芯片的跨时钟域设计和验证
被引量:
5
6
作者
罗莉
何鸿君
+1 位作者
徐炜遐
窦强
《计算机科学》
CSCD
北大核心
2011年第9期279-281,297,共4页
随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing,CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based v...
随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing,CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based verification,ABV),对关键模块进行形式化验证。CDC设计应用于研发的一款65nm工艺SOC芯片(最高主频1GHz、10个时钟域设计、多种工作模式),该芯片已流片回来。经测试,芯片的功能正确,说明设计和验证方法是完备的。
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关键词
跨
时钟域
设计
基于断言的验证
PSL属性说明语言
符号模型检查
LTL线性时序逻辑
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职称材料
降低系统芯片中跨时钟域设计和验证复杂度的方法
被引量:
3
7
作者
刘丹
冯毅
+3 位作者
党向磊
佟冬
程旭
王克义
《通信学报》
EI
CSCD
北大核心
2012年第11期151-158,共8页
在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题...
在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。
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关键词
系统芯片
跨
时钟域
设计
验证复杂度
通信接口
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职称材料
基于随机延时注入的跨时钟域信号验证方法
被引量:
7
8
作者
梁骏
唐露
张明
《微电子学与计算机》
CSCD
北大核心
2014年第2期1-4,共4页
为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通...
为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证.
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关键词
跨
时钟域
亚稳态
随机抖动
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职称材料
面向模型检验的跨时钟域设计电路特性生成方法
被引量:
2
9
作者
冯毅
许经纬
+2 位作者
易江芳
佟冬
程旭
《电子学报》
EI
CAS
CSCD
北大核心
2009年第2期258-265,共8页
对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完...
对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.
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关键词
形式化验证
模型检验
跨
时钟域
设计
电路特性生成
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职称材料
星载FPGA混合时钟域设计
被引量:
3
10
作者
黄良
韩诚山
文明
《电子技术应用》
北大核心
2010年第12期42-44,47,共4页
设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域,对混合时钟域可靠性设计中的关键问题,如资源降额、时序冗余、布局布线等,做了深入研究,提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时...
设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域,对混合时钟域可靠性设计中的关键问题,如资源降额、时序冗余、布局布线等,做了深入研究,提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案,并在实际工程中验证了方案的可行性和可靠性。
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关键词
星载系统
混合
时钟域
时钟
可靠性
同步设计
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职称材料
基于FPGA的“龙鳞”通信模块跨时钟域验证实践
被引量:
1
11
作者
肖安洪
曾辉
+4 位作者
秦友用
靳津
周俊燚
郭文
陈俊杰
《上海交通大学学报》
EI
CAS
CSCD
北大核心
2019年第S01期84-87,103,共5页
由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"...
由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路.
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关键词
现场可编程逻辑门阵列
龙鳞
通信模块
跨
时钟域
验证
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职称材料
FPGA设计中跨时钟域信号同步方法
被引量:
12
12
作者
邹晨
《航空计算技术》
2014年第4期131-134,共4页
随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领...
随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领域的新问题,但是随着多时钟域系统的常见化和复杂化,使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上,为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度,提出了四种跨时钟域同步的解决方案,较为详细地阐述了设计方案,对设计进行了评估与分析,并给出了优化设计。
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关键词
FPGA
跨
时钟域
同步
亚稳态
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职称材料
芯片中跨时钟域的数据传输的解决方法
被引量:
3
13
作者
袁洪琳
张亮
武桐
《企业技术开发》
2010年第8期4-5,16,共3页
文章针对大规模集成电路设计中所遇到的跨时钟域的数据传输这一问题,根据多年工作积累总结的解决方案,并对其中几种常用方法进行了分析,提出了各自的优缺点和适用范围。这对科研和工程应用方面有一定的参考意义。
关键词
大规模集成电路
时钟域
数据传输
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职称材料
异步时钟域信号同步的实现
被引量:
5
14
作者
金大超
冷建伟
《天津理工大学学报》
2017年第3期40-44,共5页
随着数字电子系统设计的快速发展,FPGA(现场可编程门阵列)在一些实际应用系统中通常包含有多个不同时钟,而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输,通常会产生亚稳态危害,为了较小亚稳态风险,本文分析了在跨...
随着数字电子系统设计的快速发展,FPGA(现场可编程门阵列)在一些实际应用系统中通常包含有多个不同时钟,而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输,通常会产生亚稳态危害,为了较小亚稳态风险,本文分析了在跨时钟域时系统可能出现的亚稳态问题,提出了在FPGA工程设计中实现不同时钟域间的数据同步方法,对异步FIFO缓存法做了重点介绍.读写地址指针均采用了格雷码的形式,格雷码的特点是的相邻元之间每一次只有一位数据发生变化,所以系统的亚稳态风险会减小,通过Modelsim软件的仿真,验证了异步FIFO的应用可以有效的解决数据的跨时钟域传输问题.
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关键词
FPGA(现场可编程门阵列)
异步FIFO
跨
时钟域
亚稳态
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职称材料
高速数据的跨时钟域处理方法及验证
被引量:
1
15
作者
侯宏录
齐晶晶
《西安工业大学学报》
CAS
2015年第6期434-440,共7页
为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定...
为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定制两种方法实现异步FIFO.研究结果表明:当写入时钟为82 MHz,异步FIFO可实现的读出时钟为50 MHz,实现了高速数据采集和传输系统的跨时钟域处理.
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关键词
异步FIFO
现场可编程逻辑门阵列
跨
时钟域
数据传输
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职称材料
一种多输入情况下FPGA跨时钟域的解决方法
被引量:
5
16
作者
王娜
孙钰林
+1 位作者
袁素春
郑晶晶
《空间电子技术》
2014年第4期74-76,共3页
采用异步FIFO是解决多比特数据跨时钟域传递的一种有效方法。在异步FFIO的基础之上提出一种通过扩展FIFO位宽,实现伴随门控信息与数据同时转换的新方法。与传统方法相比较,新方法具有更好的同步性。
关键词
跨
时钟域
FPGA
异步FIFO
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职称材料
片上网络跨时钟域的高速数据通信接口设计
被引量:
1
17
作者
李贞妮
李晶皎
+1 位作者
王爱侠
钟顺达
《单片机与嵌入式系统应用》
2018年第3期13-18,共6页
为了解决跨时钟域问题对基于片上网络的高速数据传输造成的功能误差,提出了一种新的片上网络跨时钟域高速数据通信接口电路。针对采用多电压频率岛分配方案的异步片上网络,将多路选择器模块和基于令牌环的环形异步FIFO相结合构成跨时钟...
为了解决跨时钟域问题对基于片上网络的高速数据传输造成的功能误差,提出了一种新的片上网络跨时钟域高速数据通信接口电路。针对采用多电压频率岛分配方案的异步片上网络,将多路选择器模块和基于令牌环的环形异步FIFO相结合构成跨时钟域高速数据通信接口电路。实验结果表明,该算法及电路设计能够有效减小亚稳态的影响,增加片上网络系统数据传输的吞吐率,满足用于视频采集和处理系统的片上网络对大数据量和高速度数据码流进行实时传输的需求。
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关键词
片上网络
跨
时钟域
高速数据
同步
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职称材料
基于异步FIFO实现不同时钟域间数据传递的设计
被引量:
8
18
作者
常胜
黄启俊
《电子设计应用》
2004年第8期57-59,9,共3页
数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法,并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。
关键词
异步FIFO
时钟域
VERILOG
数据传递
集成电路芯片设计
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职称材料
基于单时钟域的多时钟域测试向量转换
被引量:
2
19
作者
钟明琛
《信息技术与标准化》
2010年第6期70-72,共3页
多时钟域是SoC测试中的一个重要特点。主要研究测试向量从多时钟域转换到单时钟域而用于ATE的测试。转换的核心是对周期化的选择。介绍了三种周期的选择方式,并且分析了他们的优缺点。
关键词
多
时钟域
单
时钟域
周期化
周期
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职称材料
一种基于流水线结构的双时钟域数据交换技术
20
作者
林一帆
曾晓洋
+2 位作者
陈俊
吴敏
龚铭
《计算机工程》
CAS
CSCD
北大核心
2007年第10期243-245,共3页
随着单芯片时钟域个数的增多,高速稳定的时钟域数据交换技术对芯片性能的影响越来越重要。该文提出了一种新型的双时钟数据交换同步电路结构,通过多组相互流水且并行的同步器组,可以实现对burst数据的高速交换。该方案在保持与现有电路...
随着单芯片时钟域个数的增多,高速稳定的时钟域数据交换技术对芯片性能的影响越来越重要。该文提出了一种新型的双时钟数据交换同步电路结构,通过多组相互流水且并行的同步器组,可以实现对burst数据的高速交换。该方案在保持与现有电路相同稳定性的同时,提高了数倍的数据吞吐量。
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关键词
异步
时钟域
同步器
流水线结构
VLSI
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职称材料
题名
单时钟域网络传输时延测量插值优化算法
1
作者
许志成
机构
黎明职业大学信息与电子工程学院
出处
《黎明职业大学学报》
2023年第3期76-80,共5页
文摘
对单时钟域理论难以提高测量精度的根本原因进行探讨,认为回环处理时间作为误差因子引入影响测量精度。对单时钟域测量法的公式作进一步的演绎推导,提出在原先测量方法的基础上插值增添测量时刻的优化测量方法,并对所提出的方法进行了实验测试验证。实验结果表明,增加差值优化的测量算法能接近复杂硬件测量场景的单时钟域测量精度。
关键词
时延测量
插值优化算法
单
时钟域
网络传输
Keywords
delay measurement
interpolation optimization
single clock-domain
network transmission
分类号
TP391.4 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
基于OCP的轻量级多主从跨时钟域片上总线设计
2
作者
赵嘉禾
宋润泉
许惟超
王贇皓
张旋
机构
上海航天电子技术研究所
出处
《电子技术应用》
2023年第2期45-49,共5页
文摘
开放芯核协议(Open Core Protocol,OCP)总线可被应用于将IP核功能与接口解耦,实现IP核的即插即用。针对OCP连接到异步时钟域时的同步问题,改进设计了轻量化的同步接口,在同步化控制信息的同时降低了跨时钟域缓存数据导致的硬件消耗。为解决点到点的OCP总线的扩展性不足的缺陷,将设计的跨时钟域OCP总线部署于共享总线互联的高级高性能总线(AMBA High-performance Bus,AHB),实现了多主从多时钟域传输。仿真和验证表明,设计的改进跨时钟域OCP-AHB总线可以正确传输数据,可用于其他工作的快速部署。
关键词
片上系统
跨
时钟域
多主从
开放芯核协议
Keywords
system on chip
clock domain cross
multiple master slave
open core protocol
分类号
TN401 [电子电信—微电子学与固体电子学]
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职称材料
题名
用LabVIEW FPGA模块实现不同时钟域的数据连续传输
被引量:
17
3
作者
崔佩佩
何强
韩壮志
尚朝轩
机构
军械工程学院光学与电子工程系
出处
《现代电子技术》
2011年第17期149-152,共4页
文摘
为了解决基于LabVIEW FPGA模块的DMA FIFO深度设定不当带来的数据不连续问题,结合LabVIEW FPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不同深度的实验表明,采用该方法设定的FIFO深度能够比较好地满足系统对数据连续传输的要求。研究结果对深入展开研究和工程设计具有一定的指导意义。
关键词
LABVIEW
FPGA模块
FIFO
数据连续传输
时钟域
Keywords
LabVIEW FPGA
FIFO
continuous data transmission
clock domain
分类号
TN958-34 [电子电信—信号与信息处理]
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职称材料
题名
面向SoC系统芯片中跨时钟域设计的模型检验方法
被引量:
5
4
作者
冯毅
易江芳
刘丹
佟冬
程旭
机构
北京大学微处理器研究与开发中心
出处
《电子学报》
EI
CAS
CSCD
北大核心
2008年第5期886-892,共7页
基金
国家863高技术研究发展计划(No.2006AA010202)
文摘
传统方法无法在RTL验证阶段全面验证SoC系统芯片中的跨时钟域设计.为解决此问题,本文首先提出描述亚稳态现象的等价电路实现,用以在RTL验证中准确体现亚稳态现象的实际影响;然后使用线性时序逻辑对跨时钟域设计进行设计规范的描述;为缓解模型检验的空间爆炸问题,进一步针对跨时钟域设计的特点提出基于输入信号的迁移关系分组策略和基于数学归纳的优化策略.实验结果表明本文提出的方法不仅可以在RTL验证阶段有效地发现跨时钟域设计的功能错误,而且可以使验证时间随实验用例中寄存器数量的递增趋势从近似指数级增长减小到近似多项式级增长.
关键词
形式化验证
模型检验
跨
时钟域
设计
线性时序逻辑
Keywords
formal verification
model checking
clock domain crossing design
linear temporal logic
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
ASIC系统中跨时钟域配置模块的设计与实现
被引量:
5
5
作者
杜旭
左剑
夏晓菲
何建华
机构
华中科技大学电子与信息工程系
出处
《微电子学与计算机》
CSCD
北大核心
2004年第6期173-177,共5页
文摘
本文概述了ASIC系统中跨时钟域配置模块的多种设计方案以及实现方法,并且着重对分析由于跨时钟域带来的异步时钟问题进行了分析,提出了避免“潜在逻辑错误”发生的解决方案。同时研究了设计方案对后端实现中可能出现的影响,避免了不合理的前端设计给后端实现带来的困难。
关键词
ASIC
跨
时钟域
异步
时钟
亚稳态
自清零寄存器
Keywords
ASIC, Cross Clock Domain, Asynchronous Clock, Metastability, Auto Clear Register
分类号
TN492 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
面向SOC芯片的跨时钟域设计和验证
被引量:
5
6
作者
罗莉
何鸿君
徐炜遐
窦强
机构
国防科技大学计算机学院
出处
《计算机科学》
CSCD
北大核心
2011年第9期279-281,297,共4页
基金
863国家专项基金项目(2008AA01A202)
核高基重大专项(2009ZX01028-002-002)资助
文摘
随着高性能、低功耗芯片的发展,多时钟域和跨时钟域(Clock Domain Crossing,CDC)设计越来越多,CDC设计和验证越来越重要。阐述了5种常用的同步器设计模板。验证方法提出了层次化的验证流程:结构化检查,基于断言的验证(assertion-based verification,ABV),对关键模块进行形式化验证。CDC设计应用于研发的一款65nm工艺SOC芯片(最高主频1GHz、10个时钟域设计、多种工作模式),该芯片已流片回来。经测试,芯片的功能正确,说明设计和验证方法是完备的。
关键词
跨
时钟域
设计
基于断言的验证
PSL属性说明语言
符号模型检查
LTL线性时序逻辑
Keywords
Clock domain crossing design
Assertion-based verification
PSL(Property Specification Language)
Symbo-lic model checking
LTL logic
分类号
TN402 [电子电信—微电子学与固体电子学]
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职称材料
题名
降低系统芯片中跨时钟域设计和验证复杂度的方法
被引量:
3
7
作者
刘丹
冯毅
党向磊
佟冬
程旭
王克义
机构
北京大学深圳研究生院
北京大学微处理器研发中心
出处
《通信学报》
EI
CSCD
北大核心
2012年第11期151-158,共8页
基金
国家高技术研究发展计划("863"计划)基金资助项目(2006AA010202)~~
文摘
在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。
关键词
系统芯片
跨
时钟域
设计
验证复杂度
通信接口
Keywords
system-on-chip
clock domain crossing design
verification complexity
communication interface
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于随机延时注入的跨时钟域信号验证方法
被引量:
7
8
作者
梁骏
唐露
张明
机构
浙江大学信息与通信工程研究所
杭州国芯科技股份有限公司
出处
《微电子学与计算机》
CSCD
北大核心
2014年第2期1-4,共4页
基金
国家自然科学基金项目(61072081
61271338)
国家科技重大专项(2009ZX01033-001-007)
文摘
为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证.
关键词
跨
时钟域
亚稳态
随机抖动
Keywords
CDC
Metastability
Random Jitter
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
面向模型检验的跨时钟域设计电路特性生成方法
被引量:
2
9
作者
冯毅
许经纬
易江芳
佟冬
程旭
机构
北京大学微处理器研究与开发中心
出处
《电子学报》
EI
CAS
CSCD
北大核心
2009年第2期258-265,共8页
基金
国家863高技术研究发展计划(No.2006AA010202)
文摘
对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.
关键词
形式化验证
模型检验
跨
时钟域
设计
电路特性生成
Keywords
formal verification
model checking
clock domain crossing design
property generation
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
星载FPGA混合时钟域设计
被引量:
3
10
作者
黄良
韩诚山
文明
机构
中国科学院长春光学精密机械与物理研究所
中国科学院研究生院
出处
《电子技术应用》
北大核心
2010年第12期42-44,47,共4页
基金
国家自然科学基金资助(40774096)
文摘
设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域,对混合时钟域可靠性设计中的关键问题,如资源降额、时序冗余、布局布线等,做了深入研究,提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案,并在实际工程中验证了方案的可行性和可靠性。
关键词
星载系统
混合
时钟域
时钟
可靠性
同步设计
Keywords
spacecraft
multiple clocks
clock reliability
synchronous design
分类号
TN431.2 [电子电信—微电子学与固体电子学]
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职称材料
题名
基于FPGA的“龙鳞”通信模块跨时钟域验证实践
被引量:
1
11
作者
肖安洪
曾辉
秦友用
靳津
周俊燚
郭文
陈俊杰
机构
中国核动力研究设计院核反应堆系统设计技术重点实验室
出处
《上海交通大学学报》
EI
CAS
CSCD
北大核心
2019年第S01期84-87,103,共5页
文摘
由于现场可编程逻辑门阵列(FPGA)功能实现的多元化,往往会出现不同时钟域的信号.不同时钟域的信号进行交互,若不进行同步处理,经常会产生数据丢失、时序错误等问题,所以跨时钟域检查对FPGA功能实现特别重要.本文主要阐述了在开展"龙鳞"平台通信模块FPGA软件验证与确认工作中跨时钟域检查的测试流程和方法,对跨时钟异常进行分类,分析通信模块FPGA软件的跨时钟异常并提供解决方案,为FPGA测试工程师提供一种测试思路.
关键词
现场可编程逻辑门阵列
龙鳞
通信模块
跨
时钟域
验证
Keywords
field programmable gate array(FPGA)
nuclear advanced safety platform of I&C(NASPIC)
communication module
cross-clock domain
verification
分类号
TN710 [电子电信—电路与系统]
TM623 [电气工程—电力系统及自动化]
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职称材料
题名
FPGA设计中跨时钟域信号同步方法
被引量:
12
12
作者
邹晨
机构
中航工业西安航空计算技术研究所
出处
《航空计算技术》
2014年第4期131-134,共4页
基金
装备预研共用技术基金项目资助(9140A16010311HK6101)
文摘
随着FPGA系统设计的复杂化,系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中,因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于FPGA系统设计领域的新问题,但是随着多时钟域系统的常见化和复杂化,使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上,为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度,提出了四种跨时钟域同步的解决方案,较为详细地阐述了设计方案,对设计进行了评估与分析,并给出了优化设计。
关键词
FPGA
跨
时钟域
同步
亚稳态
Keywords
FPGA
cross-clock domain
synchronous units
metastable state
分类号
TP331.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
芯片中跨时钟域的数据传输的解决方法
被引量:
3
13
作者
袁洪琳
张亮
武桐
机构
西安工程大学电子信息学院
西安航空计算技术研究所
出处
《企业技术开发》
2010年第8期4-5,16,共3页
文摘
文章针对大规模集成电路设计中所遇到的跨时钟域的数据传输这一问题,根据多年工作积累总结的解决方案,并对其中几种常用方法进行了分析,提出了各自的优缺点和适用范围。这对科研和工程应用方面有一定的参考意义。
关键词
大规模集成电路
时钟域
数据传输
Keywords
large scale integrated circuit
clock field
data transmission
分类号
TN492 [电子电信—微电子学与固体电子学]
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职称材料
题名
异步时钟域信号同步的实现
被引量:
5
14
作者
金大超
冷建伟
机构
天津理工大学自动化学院
出处
《天津理工大学学报》
2017年第3期40-44,共5页
文摘
随着数字电子系统设计的快速发展,FPGA(现场可编程门阵列)在一些实际应用系统中通常包含有多个不同时钟,而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输,通常会产生亚稳态危害,为了较小亚稳态风险,本文分析了在跨时钟域时系统可能出现的亚稳态问题,提出了在FPGA工程设计中实现不同时钟域间的数据同步方法,对异步FIFO缓存法做了重点介绍.读写地址指针均采用了格雷码的形式,格雷码的特点是的相邻元之间每一次只有一位数据发生变化,所以系统的亚稳态风险会减小,通过Modelsim软件的仿真,验证了异步FIFO的应用可以有效的解决数据的跨时钟域传输问题.
关键词
FPGA(现场可编程门阵列)
异步FIFO
跨
时钟域
亚稳态
Keywords
field programmable gate array( FPGA )
FIFO controller
the clock domain
metastable
分类号
TP331 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
高速数据的跨时钟域处理方法及验证
被引量:
1
15
作者
侯宏录
齐晶晶
机构
西安工业大学光电工程学院
出处
《西安工业大学学报》
CAS
2015年第6期434-440,共7页
基金
陕西省科学技术研究发展计划项目(2011K06-22)
文摘
为了解决高速相机数据采集和处理速率的不匹配问题,利用现场可编程逻辑门阵列内部存储资源,研究了高速、大容量异步FIFO的工作原理,提出了异步FIFO工作中的亚稳态和空/满标识问题,采用Verilog HDL编写时序代码和QuartusII工具宏模块定制两种方法实现异步FIFO.研究结果表明:当写入时钟为82 MHz,异步FIFO可实现的读出时钟为50 MHz,实现了高速数据采集和传输系统的跨时钟域处理.
关键词
异步FIFO
现场可编程逻辑门阵列
跨
时钟域
数据传输
Keywords
asynchronous FIFO
field programmable gate array
cross clock domain
data transmission
分类号
TP311.13 [自动化与计算机技术—计算机软件与理论]
TP274.2 [自动化与计算机技术—检测技术与自动化装置]
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职称材料
题名
一种多输入情况下FPGA跨时钟域的解决方法
被引量:
5
16
作者
王娜
孙钰林
袁素春
郑晶晶
机构
中国空间技术研究院西安分院
出处
《空间电子技术》
2014年第4期74-76,共3页
文摘
采用异步FIFO是解决多比特数据跨时钟域传递的一种有效方法。在异步FFIO的基础之上提出一种通过扩展FIFO位宽,实现伴随门控信息与数据同时转换的新方法。与传统方法相比较,新方法具有更好的同步性。
关键词
跨
时钟域
FPGA
异步FIFO
Keywords
Clock domain crossing FPGA Asynchronous FIFO
分类号
TN791 [电子电信—电路与系统]
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职称材料
题名
片上网络跨时钟域的高速数据通信接口设计
被引量:
1
17
作者
李贞妮
李晶皎
王爱侠
钟顺达
机构
东北大学信息科学与工程学院
出处
《单片机与嵌入式系统应用》
2018年第3期13-18,共6页
基金
国家自然科学基金资助项目(61370153)
文摘
为了解决跨时钟域问题对基于片上网络的高速数据传输造成的功能误差,提出了一种新的片上网络跨时钟域高速数据通信接口电路。针对采用多电压频率岛分配方案的异步片上网络,将多路选择器模块和基于令牌环的环形异步FIFO相结合构成跨时钟域高速数据通信接口电路。实验结果表明,该算法及电路设计能够有效减小亚稳态的影响,增加片上网络系统数据传输的吞吐率,满足用于视频采集和处理系统的片上网络对大数据量和高速度数据码流进行实时传输的需求。
关键词
片上网络
跨
时钟域
高速数据
同步
Keywords
Network-on-chip
cross clock domain
high-speed data
synchronous
分类号
TP393.0 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
基于异步FIFO实现不同时钟域间数据传递的设计
被引量:
8
18
作者
常胜
黄启俊
机构
武汉大学物理科学与技术学院
出处
《电子设计应用》
2004年第8期57-59,9,共3页
文摘
数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法,并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。
关键词
异步FIFO
时钟域
VERILOG
数据传递
集成电路芯片设计
分类号
TN43 [电子电信—微电子学与固体电子学]
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职称材料
题名
基于单时钟域的多时钟域测试向量转换
被引量:
2
19
作者
钟明琛
机构
中国电子技术标准化研究所
出处
《信息技术与标准化》
2010年第6期70-72,共3页
文摘
多时钟域是SoC测试中的一个重要特点。主要研究测试向量从多时钟域转换到单时钟域而用于ATE的测试。转换的核心是对周期化的选择。介绍了三种周期的选择方式,并且分析了他们的优缺点。
关键词
多
时钟域
单
时钟域
周期化
周期
Keywords
multi-clock domain
single-clock domain
periodization
period
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
一种基于流水线结构的双时钟域数据交换技术
20
作者
林一帆
曾晓洋
陈俊
吴敏
龚铭
机构
复旦大学专用集成电路与系统国家重点实验室
上海交通大学贝尔联合实验室
出处
《计算机工程》
CAS
CSCD
北大核心
2007年第10期243-245,共3页
基金
国家"863"计划基金资助项目(2003AA1Z1270)
上海市科委攻关基金资助重大项目(03dz15001)
上海市科委集成电路创新基金资助项目(037062016)
文摘
随着单芯片时钟域个数的增多,高速稳定的时钟域数据交换技术对芯片性能的影响越来越重要。该文提出了一种新型的双时钟数据交换同步电路结构,通过多组相互流水且并行的同步器组,可以实现对burst数据的高速交换。该方案在保持与现有电路相同稳定性的同时,提高了数倍的数据吞吐量。
关键词
异步
时钟域
同步器
流水线结构
VLSI
Keywords
Asynchronous clock domain
Synchronizer
Pipeline structure
VLSI
分类号
TP331.1 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
单时钟域网络传输时延测量插值优化算法
许志成
《黎明职业大学学报》
2023
0
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职称材料
2
基于OCP的轻量级多主从跨时钟域片上总线设计
赵嘉禾
宋润泉
许惟超
王贇皓
张旋
《电子技术应用》
2023
0
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职称材料
3
用LabVIEW FPGA模块实现不同时钟域的数据连续传输
崔佩佩
何强
韩壮志
尚朝轩
《现代电子技术》
2011
17
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职称材料
4
面向SoC系统芯片中跨时钟域设计的模型检验方法
冯毅
易江芳
刘丹
佟冬
程旭
《电子学报》
EI
CAS
CSCD
北大核心
2008
5
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职称材料
5
ASIC系统中跨时钟域配置模块的设计与实现
杜旭
左剑
夏晓菲
何建华
《微电子学与计算机》
CSCD
北大核心
2004
5
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职称材料
6
面向SOC芯片的跨时钟域设计和验证
罗莉
何鸿君
徐炜遐
窦强
《计算机科学》
CSCD
北大核心
2011
5
下载PDF
职称材料
7
降低系统芯片中跨时钟域设计和验证复杂度的方法
刘丹
冯毅
党向磊
佟冬
程旭
王克义
《通信学报》
EI
CSCD
北大核心
2012
3
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职称材料
8
基于随机延时注入的跨时钟域信号验证方法
梁骏
唐露
张明
《微电子学与计算机》
CSCD
北大核心
2014
7
下载PDF
职称材料
9
面向模型检验的跨时钟域设计电路特性生成方法
冯毅
许经纬
易江芳
佟冬
程旭
《电子学报》
EI
CAS
CSCD
北大核心
2009
2
下载PDF
职称材料
10
星载FPGA混合时钟域设计
黄良
韩诚山
文明
《电子技术应用》
北大核心
2010
3
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职称材料
11
基于FPGA的“龙鳞”通信模块跨时钟域验证实践
肖安洪
曾辉
秦友用
靳津
周俊燚
郭文
陈俊杰
《上海交通大学学报》
EI
CAS
CSCD
北大核心
2019
1
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职称材料
12
FPGA设计中跨时钟域信号同步方法
邹晨
《航空计算技术》
2014
12
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职称材料
13
芯片中跨时钟域的数据传输的解决方法
袁洪琳
张亮
武桐
《企业技术开发》
2010
3
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职称材料
14
异步时钟域信号同步的实现
金大超
冷建伟
《天津理工大学学报》
2017
5
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职称材料
15
高速数据的跨时钟域处理方法及验证
侯宏录
齐晶晶
《西安工业大学学报》
CAS
2015
1
下载PDF
职称材料
16
一种多输入情况下FPGA跨时钟域的解决方法
王娜
孙钰林
袁素春
郑晶晶
《空间电子技术》
2014
5
下载PDF
职称材料
17
片上网络跨时钟域的高速数据通信接口设计
李贞妮
李晶皎
王爱侠
钟顺达
《单片机与嵌入式系统应用》
2018
1
下载PDF
职称材料
18
基于异步FIFO实现不同时钟域间数据传递的设计
常胜
黄启俊
《电子设计应用》
2004
8
下载PDF
职称材料
19
基于单时钟域的多时钟域测试向量转换
钟明琛
《信息技术与标准化》
2010
2
下载PDF
职称材料
20
一种基于流水线结构的双时钟域数据交换技术
林一帆
曾晓洋
陈俊
吴敏
龚铭
《计算机工程》
CAS
CSCD
北大核心
2007
0
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职称材料
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