跨时钟域处理逻辑的EDA验证方法研究

通过增加时钟抖动和数据传输抖动,提供一种在EDA验证阶段对跨时钟域处理逻辑正确性检查的手段,有利于发现跨时钟域逻辑处理问题,保证验证充分性。

FPGA在数据重排中的跨时钟处理

数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。

FPGA中信号可靠性设计的方法研究

对FPGA程序设计中存在的信号抖动、相位差异以及在模块继承时不同时钟域引起的软件异常等可靠性设计问题,将目前常用的信号抖动抑制及判断方法进行了分析总结,提出了几种新的FPGA内部的信号处理方法;通过实验验证,这些方法对不同脉冲宽度、不同突发频率的随机干扰,能够进行有效抑制;通过合理降频、例化原语等方法优化软件设计,提高了FPGA输出信号的完整性和可靠性;在航天、航空和工业控制领域中,有效地解决了软件系统的可靠性问题,为建立可靠性高、运行稳定的软件系统创造了条件。

多协议仲裁加解密读写CPU内存的IP核设计

传统优先级反转或固定优先级仲裁方式会降低CPU(central processing unit)访存效率,且无法对内存数据进行保护。为此,设计一种能够仲裁控制多协议对CPU内存单元进行高效加解密读写的数字IP(intellectual property)。将同步电路与握手协议结合,实现两种协议间的跨时钟域处理;对多协议间的高效仲裁进行研究,提出饱和仲裁算法;设计以地址为种子的伪随机加密算法,完成对内存读写数据的加解密操作;设计自定义的访存协议,完成对内存的直接存取。仿真和流片结果表明,设计能很好调度多接口协议访存,防止CPU内存单元内的数据被非法破解。