一种基于结群的零偏差时钟布线算法

介绍了一种基于结群的零偏差时钟布线算法 .该算法采用新的单元匹配策略 ,递归地把时钟节点划分成 2个负载和半径比较均衡的子集 ,结合缓冲器的适当插入 ,产生一棵零偏差的时钟布线树 .实验表明 ,结群处理对处理规模较大的电路快速有效 ,时钟延迟得到了明显减少 .

一种多级的零偏差时钟布线

时钟布线是设计高性能ＶＬＳＩ系统的重要一环。本文提出了一种新的多级零偏差时钟布线算法，首先，我们提出了一种基于加权选择的单级时钟树生成算法。在该算法中，基于均衡原则，对各时钟汇点的负载电容、各时钟子树的延迟时间以及它们根节点之间的距离进行了综合考虑。然后，针对减小该生成时钟树的相位延迟，我们又提出了一种有效的缓冲器定位算法。同以前的算法相比，本文提出的算法在保证得到准确的零偏差时钟树的同时，连线总长度和相位延迟都有明显的减小。

一种加载缓冲器的有界偏差平面时钟布线算法

提出了一种加载缓冲器的有界偏差平面时钟布线方法。该方法由两步组成:第一步,由平面时钟布线生成一个时延相对平衡的平面时钟树;第二步,通过在平面时钟树的适当位置插入缓冲器,得到一个有界时钟偏差的平面时钟树。

基于模拟退火与合并代价反标的低功耗门控时钟布线算法(英文)

传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。

VLSI时钟布线算法的研究进展

随着集成电路工艺技术进入深亚微米、超深亚微米阶段,时钟频率已达到数GHz。设计一个高速、零偏差、低功耗的时钟布线算法已成为一项紧要的任务。文章简要介绍了时钟布线算法的研究进展,包括拓扑生成、实体嵌入、缓冲器插入和变线宽优化等各个阶段的各种算法,并指出了目前这些算法存在的一些问题。

一种有效的VLSI平面时钟布线算法

本文提出了一种有效的VLSI平面时钟布线算法,通过自顶向下的对时钟汇点交替的进行水平和垂直划分,然后自底向上的沿着切割线方向对两棵子树进行合并来构造一棵平面时钟树,在构造时钟树的同时完成线网的连接。最后采用启发式的障碍避免算法使线网绕开障碍物。

给定偏差约束下的时钟布线局部拓扑构造优化算法

提出一种时钟树布线算法,在给定偏差约束下,采用新的匹配策略考虑偏差约束进行局部拓扑优化,优先匹配延迟目标大的结点,将其置于时钟树拓扑结构底层;结合缓冲器的插入,抑制了蛇行线的产生.实验结果表明,对使用过时钟偏差调度算法优化后的电路,该算法可在时钟布线阶段有效地减少时钟线网中连线与缓冲器的总电容.

考虑工艺参数变化的安全时钟布线算法

在超深亚微米(VDSM)工艺下,由光刻工艺带来的光学邻近效应不可忽略,时钟偏差受到光学邻近效应等工艺参数变化的影响非常严重.提出了一种带缓冲器插入的安全时钟布线算法,来防止因光学邻近造成线宽变化对时钟系统的影响.该算法提出了“分支敏感因子”(BSF)的概念,通过构造特殊的树型拓扑结构和布线过程中的缓冲器插入等操作,达到总体布线长度和偏差灵敏度的平衡.实验结果表明,算法可以得到一个抗光学邻近效应工艺参数变化的可靠时钟布线树,时钟偏差被有效地控制在合理范围之内.

高速多级时钟网布线

提出了一种新的加载缓冲器的时钟布线算法 .该算法根据时钟汇点的分布情况 ,在时钟布线之前对缓冲器进行预先布局 ,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来 ,使布线情况充分反映缓冲器对时钟网结构的影响 .实验证明 ,与将缓冲器插入和布局作为后处理步骤相比 ,缓冲器预先插入和布局在很大程度上避免了布线的盲目性 ,并能更加有效地实现各时钟子树的延迟和负载的平衡 .

一种层次式加载BUFFER的时钟网布线

多级时钟树构造是解决时钟布线问题的关键。本文提出一种新的层次式布线策略，它将拓扑生成。绕障碍DME及BUFFER定位同时进行考虑，避免了布线的盲目性，减少了后处理工作。首先，对时钟汇点进行层次式均匀划分，在各个局部区域同时进行时钟子树的拓扑生成和DME嵌入：然后，根据各局部区域的布线情况，平衡各子树的负载和延迟，为各区域分配适当驱动能力的BUFFER。算法中的BUFFER定位是层次式的，有利于减少时钟偏差敏感度。实验表明，与将BUFFER插入作为后处理步骤相比，我们的算法在连线总长、延迟方面取得了明显的改善。

基于延迟合并嵌入的带障碍的时钟树布线算法

提出一种在带障碍情况下,基于延迟合并嵌入方法的时钟树构建算法,并在时钟树构造过程中引入了轨迹图以保证布线可以绕过障碍.该算法以已知障碍为布线约束,首先自底向上计算时钟树内部节点的可能位置,然后自顶向下确定每个节点的确切位置.实验结果表明,该算法能够正确、有效地实现有障碍存在时的时钟树布线,线长优化率超过7%.

带偏差约束的时钟线网的拓扑构造和优化

提出了一种新的拓扑构造和优化方法 ,综合考虑了几种拓扑构造方法的优点 ,总体考虑偏差约束 ,局部进行线长优化 .实验结果表明 ,它可以有效控制节点之间的偏差 。

面向延迟和面积平衡的时钟网变线宽算法

在深亚微米下 ,变线宽技术是互连线优化的一种有效方法 .针对时钟网布线 ,提出一种分布优化时延、面积和时钟偏差的变线宽算法 ,其中各阶段的优化是有机结合的 .首先 ,提出一种基于敏感度的方法优化互连线树的延迟 ;而后在满足延迟约束的条件下 ,通过近似规划法使连线面积的增加最小 ;最后 ,为了确保时钟偏差小于给定的约束 ,进一步对时钟树的树枝宽度进行局部调整 .实验表明 ,通过将基于敏感度的方法和较严格的数学规划方法结合起来可有效地处理时钟网延迟、面积和时钟偏差的平衡关系 。

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法 ,它综合了 top- down和 bottom- up两种时钟树拓扑产生方法 ,以最小时钟延时和总线长为目标 ,并把合理偏差应用到时钟树的构造中 .电路测试结果证明 ,与零偏差算法比较 ,该算法有效地减小了时钟树的总体线长 。

多芯片组件中时钟线无时延偏差的改进四通孔(v4R)算法

由于多芯片组件(MCM)布线中所使用的四通孔(v4R)算法在时钟线网布线中不考虑其无时延偏差的特殊布线要求,会使同步功能失控.针对这一缺陷,对MCM的时钟布线提出了一种新的方法.通过引入MMM(MethodofMeansandMedians)方法,使得自动布线结果中,时钟源点到各作用单元的时延相等,从而改进了v4R算法.

基于模拟退火方法的多级时钟树的构建

在时钟布线中,时钟信号和时钟偏差对电路性能的影响越来越明显。针对传统的时钟网络拓扑生成算法存在的不足,提出了时钟二叉树的"多级"模型并设计了基于模拟退火方法的时钟二叉树形成算法。用该算法对随机测试例子和标准标杆测试例子的测试中发现,较之传统的启发式算法,该算法能产生更好的测试结果。

面向芯片计算机集成的时钟树构建

阐述了芯片的版图设计中形成时钟二叉树的多级遗传算法,从理论上说明了该遗传算法的求解思路、编码方式、适应度函数、遗传算子的设计等。重点讨论了节点合并策略和单节点二叉树的形成。提出了时钟二叉树的多级模型,并设计了基于多级遗传算法的时钟二叉树形成算法。用该算法对随机测试例子和标准标杆测试例子的测试中发现,与传统的启发式算法相比,多级遗传算法能产生更好的测试结果。

一种低功耗时钟树的设计和优化方法

本文研究纳米工艺下低功耗时钟树的设计和优化方法.以时钟信号的转换时间和负载电容作为实现时钟树低功耗的两个设计变量,基于时钟网络的寄生电阻-电容模型,分析出金属布线宽度减小、间距变大可以降低时钟树功耗,但是,该方法会对时钟树的时序产生影响.于是,本文提出一种以低功耗和低时序违例为联合约束条件的时钟树设计和优化方法,并给出了低功耗时钟树综合设计流程.实验证明,与一般经验设计相比,本文提出的时钟树设计和优化方法在典型情况下可以降低时钟网络的动态功耗10.3%,总的时序违例降低7.07%.

基于量子元胞自动机的模可变计数器设计

模可变计数器是一种功能丰富、灵活性很强的时序逻辑电路。基于一种二维纳米尺度计算范例量子元胞自动机(QCA)设计了一种2位模可变计数器单元电路,该计数器由2个JK触发器和5个基本逻辑门构成。采用置零模式设置了计数器的初始状态,该方法为解决QCA时序逻辑电路设计中输出端随机初始状态的消除问题提供了一条有效途径。在QCA版图设计过程中,通过延迟匹配规则完成了反馈回路的时钟布线。QCADesigner软件仿真结果表明,设计的计数器具有正确的逻辑功能,当两位模式控制信号M2M1为01,10和11时,分别实现了模2、模3和模4计数。

Xilinx推出ISE 6.1i版软件

赛灵思公司日前宣布推出Xilinx集成软件环境(ISE)6.1i版。 通过新的自动局部时钟布线功能,ISE 6.1i版支持设计人员方便地创建工作在200MHz以上的高速存储器接口。同时,新版软件还提供对RedHat Linux的固有支持,以及高速设计能力和易于使用的布局规划和管脚管理增强特性。 ISE 6.1i版提供了高速设计能力,如新的时序约束。例如。