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时间交替ADC系统通道时钟延迟的多频正弦拟合算法 被引量:8
1
作者 张昊 师奕兵 王志刚 《电子测量与仪器学报》 CSCD 2010年第3期244-249,共6页
时间交替ADC系统(TIADC)各个通道之间存在的时钟延迟失配会导致系统输出信号失真。减小系统输出失真的许多校准方法都是以准确估计各个通道时钟延迟为前提的。利用多频正弦拟合算法对输出数据进行拟合,并结合TIADC系统输出频谱表达式,... 时间交替ADC系统(TIADC)各个通道之间存在的时钟延迟失配会导致系统输出信号失真。减小系统输出失真的许多校准方法都是以准确估计各个通道时钟延迟为前提的。利用多频正弦拟合算法对输出数据进行拟合,并结合TIADC系统输出频谱表达式,获得各个通道时钟延迟。该方法不需要专门的测试信号和额外电路,对TIADC系统通道数量及采样率亦无限制。仿真及实验表明,该算法可有效获得TIADC系统的时钟延迟。 展开更多
关键词 模数转换 时间交替ADC系统 通道时钟延迟
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一种改进型FBT时钟树结构 被引量:3
2
作者 严伟 范光宇 +1 位作者 朱兆伟 郑永力 《微电子学》 CAS CSCD 北大核心 2017年第1期92-95,共4页
针对混合型鱼骨平衡树(FBT)时钟结构的优缺点,结合宏单元的特性,提出了一种针对触发器与宏单元共存的改进型FBT时钟树结构,并总结出一种快速实现该时钟树的方法。在相同条件下,采用该方法实现的时钟树结构与二叉树型、鱼骨型时钟结构和... 针对混合型鱼骨平衡树(FBT)时钟结构的优缺点,结合宏单元的特性,提出了一种针对触发器与宏单元共存的改进型FBT时钟树结构,并总结出一种快速实现该时钟树的方法。在相同条件下,采用该方法实现的时钟树结构与二叉树型、鱼骨型时钟结构和传统的FBT时钟树结构进行比较,结果显示:鱼骨型时钟结构的时序质量最差;改进型FBT时钟树比二叉树型时钟树减少了15%的时钟延时和35%的时钟偏差,且整个过程的实现时间是传统FBT时钟树的30%。 展开更多
关键词 时钟树综合 鱼骨平衡树 时钟偏斜 鱼骨型时钟 时钟延迟
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鱼骨型时钟结构的快速实现方法 被引量:4
3
作者 陈菲菲 王振宇 严伟 《微电子学与计算机》 CSCD 北大核心 2014年第2期153-156,共4页
针对CTS和传统鱼骨时钟结构(Fishbone)的优缺点,提出了一种结合两种方式优点的改进型鱼骨型时钟结构.针对传统鱼骨型时钟结构需要较多时间的缺点,提出了一种快速实现的方法.在相同的设计条件下,通过该实现方法与CTS和传统鱼骨型时钟结... 针对CTS和传统鱼骨时钟结构(Fishbone)的优缺点,提出了一种结合两种方式优点的改进型鱼骨型时钟结构.针对传统鱼骨型时钟结构需要较多时间的缺点,提出了一种快速实现的方法.在相同的设计条件下,通过该实现方法与CTS和传统鱼骨型时钟结构加以比较,结果显示改进型鱼骨结构比CTS减少了50%左右的时钟延迟和20%时钟偏差;比传统鱼骨型时钟结构节省了60%以上的实现时间. 展开更多
关键词 时钟树综合 时钟偏斜 时钟延迟 CTS 鱼骨时钟
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点接鱼骨型时钟网路设计 被引量:2
4
作者 杨贺 严伟 《微电子学与计算机》 CSCD 北大核心 2016年第7期11-14,共4页
通过分析CTS时钟树与鱼骨型时钟树的特点,基于传统鱼骨型时钟容易出现破坏原有设计的逻辑结构的情况,采取至少保留两级门控时钟的结构,在特定点作鱼骨型时钟网络,结合设计需求,使用两种不同的与CTS时钟树相结合的点接鱼骨型时钟网络设... 通过分析CTS时钟树与鱼骨型时钟树的特点,基于传统鱼骨型时钟容易出现破坏原有设计的逻辑结构的情况,采取至少保留两级门控时钟的结构,在特定点作鱼骨型时钟网络,结合设计需求,使用两种不同的与CTS时钟树相结合的点接鱼骨型时钟网络设计方案.在相同条件下,发现点接鱼骨型时钟网络在时钟延迟上比CTS少了47%,而功耗也降了18%,功能验证方面较于传统鱼骨型时钟更为稳定. 展开更多
关键词 时钟树综合 功耗 时钟延迟 CTS 鱼骨时钟
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射频识别芯片设计中时钟树功耗的优化与实现 被引量:2
5
作者 常晓夏 潘亮 李勇 《中国集成电路》 2011年第9期36-39,68,共5页
UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯... UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。 展开更多
关键词 时钟树低功耗设计 射频识别 时钟偏移 时钟延迟 插入延迟
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基于量子元胞自动机的n位全加器设计
6
作者 张辉 解光军 张永强 《电子学报》 EI CAS CSCD 北大核心 2024年第2期626-632,共7页
量子元胞自动机(Quantum-dot Cellular Automata,QCA)以其功耗低、纳米级设计、运算速度高等特点被认为是一门新兴技术,在不久的将来有望取代CMOS工艺,用于量子计算机的电路设计.近年来,在QCA电路中有很多使用三输入择多门(M3)和三输入... 量子元胞自动机(Quantum-dot Cellular Automata,QCA)以其功耗低、纳米级设计、运算速度高等特点被认为是一门新兴技术,在不久的将来有望取代CMOS工艺,用于量子计算机的电路设计.近年来,在QCA电路中有很多使用三输入择多门(M3)和三输入异或门(XOR^(3))设计的全加器(Full Adder,FA).本文以这两种逻辑门为基础,结合QCA电路特有的时钟特点,设计了三种新型的n位全加器(FA1,FA2,FA3).FA1只使用了一个1位全加器,它的元胞的数量和电路面积比已发表的8位全加器至少减少了78%和90%,但一个时钟周期只能完成1位计算,延迟较大;FA2的元胞的数量和电路面积比已发表的8位全加器至少减少了47%和63%,可以在一个时钟周期内完成2位计算;FA3在一个时钟周期内可以进行4位计算,延迟最小.FA1、FA2和FA3作为n位全加器,随着全加器位数的增加,它们的元胞的数量和电路面积是不会改变的,这是以往设计所不能实现的. 展开更多
关键词 量子元胞自动机 全加器 三输入择多门 三输入异或门 时钟延迟
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一种节省资源的矩阵运算单元硬件微架构设计
7
作者 潘于 田映辉 +2 位作者 张伟 杨建磊 申奇 《现代电子技术》 北大核心 2024年第5期160-166,共7页
为了实现人工智能和高性能计算在不同应用领域下的快速运算,需借助人工智能加速器(NPU)或者通用图形处理器(GPGPU)对其进行加速。由于矩阵运算是人工智能和高性能计算的核心运算,文中提出一种节省资源的矩阵运算单元架构的实现方案。通... 为了实现人工智能和高性能计算在不同应用领域下的快速运算,需借助人工智能加速器(NPU)或者通用图形处理器(GPGPU)对其进行加速。由于矩阵运算是人工智能和高性能计算的核心运算,文中提出一种节省资源的矩阵运算单元架构的实现方案。通过对矩阵运算单元中每个子运算单元中的乘法器和加法器数量进行扩展,并将输入数据按行列广播到矩阵运算单元上的各个子运算单元可实现对矩阵运算的加速。通过利用PE矩阵之间的数据共享,采用新型的PE矩阵互联方案,可达到在减少带宽资源的同时提升算力的目的。与现有NPU或GPGPU的矩阵运算实现方案相比,所提方案使用更少的加法器和寄存器即可实现相同的算力,且在更低的时钟延迟和带宽消耗下即可完成对相同规模矩阵运算的加速。 展开更多
关键词 人工智能 高性能计算 矩阵运算 节省资源 时钟延迟 GPGPU
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改进结构的64位CMOS并行加法器设计与实现 被引量:4
8
作者 孙旭光 毛志刚 来逢昌 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2003年第2期203-208,共6页
介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管... 介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 . 展开更多
关键词 CMOS 二进制并行加法器 时钟延迟多米诺逻辑 动态复合门
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一种提高DAC采样率的新方法 被引量:2
9
作者 孔路平 姚国英 《电子测量技术》 2008年第9期21-24,共4页
本文分析了影响DAC采样率提高的因素,介绍了采用高速电子开关的双DAC合成转换技术及其不足,然后,在此基础上提出了一种提高DAC采样率的新方法——开关时钟延迟双DAC合成转换技术。该技术在使用低速电子开关的条件下,在一个开关时钟周期... 本文分析了影响DAC采样率提高的因素,介绍了采用高速电子开关的双DAC合成转换技术及其不足,然后,在此基础上提出了一种提高DAC采样率的新方法——开关时钟延迟双DAC合成转换技术。该技术在使用低速电子开关的条件下,在一个开关时钟周期内获得两个信号电平的输出,实现了DAC采样率倍增,为使用直接数字频率合成技术输出高频信号提供了一个新的解决方案。 展开更多
关键词 DAC转换 开关时钟延迟 采样率倍增 直接数字频率合成 高频信号
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DRFM拖引干扰信号的谐波效应分析及抑制 被引量:1
10
作者 常成 臧小刚 +1 位作者 宫新保 凌小峰 《信息技术》 2009年第4期70-73,123,共5页
受到数字器件延时步进精度的限制,目前的DRFM在进行线性距离波门拖引时可能出现以时延步进频率为间隔的"谐波效应",使得PD雷达可能通过类似于多普勒旁瓣检测的方式识别来自DRFM的干扰。分析导出了消除"谐波效应"的... 受到数字器件延时步进精度的限制,目前的DRFM在进行线性距离波门拖引时可能出现以时延步进频率为间隔的"谐波效应",使得PD雷达可能通过类似于多普勒旁瓣检测的方式识别来自DRFM的干扰。分析导出了消除"谐波效应"的条件,并且在此基础上提出了一种基于DAC取样时钟延迟的有效抑制"谐波效应"的改进型DRFM结构,仿真验证了这种方法的有效性。 展开更多
关键词 DRFM 干扰识别 谐波效应 DAC取样时钟延迟
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一种可配置异构多核SoC的设计实现方法
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作者 潘斌 《单片机与嵌入式系统应用》 2023年第9期20-23,共4页
针对需要高性能处理和低功耗的各种应用(识别、推理、测量、控制和安全),开发了一种多核片上系统(System-on-Chip,SoC)。该SoC集成了3种可综合的处理器:8个CPU(M32R)、2个多组矩阵处理器(Multi-Bank Matrix processors,MBMX)和1个控制器... 针对需要高性能处理和低功耗的各种应用(识别、推理、测量、控制和安全),开发了一种多核片上系统(System-on-Chip,SoC)。该SoC集成了3种可综合的处理器:8个CPU(M32R)、2个多组矩阵处理器(Multi-Bank Matrix processors,MBMX)和1个控制器(M32C)。这些处理器分别以1 GHz、500 MHz和500 MHz的频率运行,这3种处理器通过高带宽多层系统总线在芯片上相互连接,8个CPU通过缓存一致性机制连接到一个公共流水线总线上。此外,8个CPU共享1个512 KB的L2缓存以减少内部总线流量,采用了一种具有2读1写计算和后台I/O操作功能的多组矩阵处理器,1 GHz的CPU通过延迟管理网络实现,该网络包括可以适用于任何应用或工艺技术的延迟监视器。可配置异构架构具有9个CPU和2个矩阵处理器,可以将功耗降低45%。 展开更多
关键词 时钟延迟调整器 CMOS 可配置处理器 延迟监视器 异构多核处理器
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Clock generator and OOK modulator for RFID application
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作者 张利 王振华 +3 位作者 李永明 张春 王志华 陈弘毅 《Journal of Zhejiang University-Science A(Applied Physics & Engineering)》 SCIE EI CAS CSCD 2005年第10期1051-1054,共4页
The clock generator and OOK modulator for RFID (Radio Frequency Identification) presented in this paper consist of a current source and delay elements. The simple constant-gm structure is adopted in the current source... The clock generator and OOK modulator for RFID (Radio Frequency Identification) presented in this paper consist of a current source and delay elements. The simple constant-gm structure is adopted in the current source design and the current consumption of the current source is only about 2 μA. The delay elements, the clock generator and OOK modulator are introduced in detail in the paper. The designed circuits are fabricated by 0.6 μm CMOS process. The area of the core circuit is only about 400 μm×80 μm. The delay time of all three samples is in the range of 9 μs to 21 μs when the supply voltage varies from 2 V to 4 V. As the measured results satisfy the system requirements, these circuit structures are suitable for RFID application. 展开更多
关键词 RFID OOK CMOS Current source Delay elements
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Applications of two-way satellite time and frequency transfer in the BeiDou navigation satellite system 被引量:7
13
作者 ShanShi Zhou XiaoGong Hu +7 位作者 Li Liu Rui Guo LingFeng Zhu ZhiQiao Chang ChengPan Tang XiuQiang Gong Ran Li Yang Yu 《Science China(Physics,Mechanics & Astronomy)》 SCIE EI CAS CSCD 2016年第10期72-80,共9页
A two-way satellite time and frequency transfer(TWSTFT) device equipped in the BeiDou navigation satellite system(BDS)can calculate clock error between satellite and ground master clock. TWSTFT is a real-time method w... A two-way satellite time and frequency transfer(TWSTFT) device equipped in the BeiDou navigation satellite system(BDS)can calculate clock error between satellite and ground master clock. TWSTFT is a real-time method with high accuracy because most system errors such as orbital error, station position error, and tropospheric and ionospheric delay error can be eliminated by calculating the two-way pseudorange difference. Another method, the multi-satellite precision orbit determination(MPOD)method, can be applied to estimate satellite clock errors. By comparison with MPOD clock estimations, this paper discusses the applications of the BDS TWSTFT clock observations in satellite clock measurement, satellite clock prediction, navigation system time monitor, and satellite clock performance assessment in orbit. The results show that with TWSTFT clock observations, the accuracy of satellite clock prediction is higher than MPOD. Five continuous weeks of comparisons with three international GNSS Service(IGS) analysis centers(ACs) show that the reference time difference between BeiDou time(BDT) and golbal positoning system(GPS) time(GPST) realized IGS ACs is in the tens of nanoseconds. Applying the TWSTFT clock error observations may obtain more accurate satellite clock performance evaluation in the 104 s interval because the accuracy of the MPOD clock estimation is not sufficiently high. By comparing the BDS and GPS satellite clock performance, we found that the BDS clock stability at the 103 s interval is approximately 10.12, which is similar to the GPS IIR. 展开更多
关键词 BDS TWSTFT satellite clock prediction accuracy system reference time Allan variance
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