一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

提出了一个新的用于 10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路 .它采用双环路的结构 ,加快了锁相环路的捕获和跟踪速度 ;采用复用的方式 ,通过选择信号控制电路可分别在 10 Mbps或 10 0 Mbps模式下独立工作且能方便地实现模式间的互换 ,与采用两个独立的 CDR电路相比节省了一半的面积 ;同时 ,电路中采用一般的延迟单元来取代 DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化 ,从而节省了功耗 .Hspice模拟结果显示 ,在 Vdd=2 .5 V时 ,10 0 Mbps模式下电路的功耗约为 75 m W,稳态相差为 0 .3 ns;10 Mbps模式时电路功耗为 5 8m W,稳态相差为 0 .

用于时钟恢复电路的高速集成锁相环设计研究

本文在0.25μm CMOS工艺下设计实现了一种可用于STM-16标准时钟恢复电路的锁相环模块.在理论分析基础上,分别采用Alexander结构、改进型电流舵开关技术、Maneatis环形振荡器结构设计了锁相环模块中的鉴相器(PD)、电荷泵和压控振荡器电路,并完成了整个锁相环模块的优化.经Hspice仿真实验,设计实现的锁相环中心频率为2.5 025 GHz,在3.3V电源电压下的功耗为40 mW,环路带宽为60 MHz,锁定时间约为640 ns,满足性能设计需求,并具有低功耗、低电源电压、低噪声等特点,研究结果对于光纤通信系统、FM解调器、立体声解调器、声音检测器、频率分析仪和其他很多应用都要重要价值.

一种用于以太网传送E1信号的时钟恢复电路的设计与实现

提出一种利用全数字锁相环实现从随机的以太网信号中提取时钟的方法。由于采用鉴频、鉴相并置方法,同时把数字滤波器融入其中,采用小数分频器构成数控振荡器,从随机以太网信号中恢复E1时钟信号。经硬件实验证实,电路的性能指标完全可以满足ITU-T的有关标准。该电路结构简单,易于集成到ASIC中去,有较强的实用性,便于推广应用。

1．25Gbit／s0．25μmCMOS时钟恢复电路

1．25Gbit／s时钟恢复电路由TSMC0．25μm数字CMOS工艺实现。它包含鉴频鉴相器、环路滤波器及压控振荡器。压控振荡器采用一种改进型四级环形振荡器结构，具有正交输出，在其较宽调谐范围内输出电压摆幅恒定。该电路工作速率为1．03—1．4Gbit／s。在恢复时钟频率为1．25GHz时测量的时钟有效值抖动为4．6ps。

10 Gbit/s时钟恢复电路预处理模块的设计研究

介绍了一种使用0.2μmGaAsPHEMT工艺实现的、可用于万兆以太网10GBASE-R标准的时钟恢复电路预处理模块的设计研究。电路核心部分由微分电路和选频电路组成。使用ADS软件对电路进行仿真,仿真结果表明该电路能满足实际应用。最后给出了在Cadence软件下画出的电路版图。

一种宽温多协议时钟恢复电路的设计与实现

时钟恢复电路（ CDR）是高速串行通讯中的重要模块,对通讯的稳定性和误码率有直接的影响,易受PVT影响。PCIE,RapidIO等高速串行通讯协议中又对CDR的性能指标分别有数据抖动特性及抖动容限的容忍范围等严格定义。由于单一协议和速率设计的CDR电路在电路应用、验证测试和集成的复杂度较大,多协议兼容是技术趋势。文中设计实现了一种多协议兼容的双环时钟恢复电路,采用集成自适应带宽的锁相环结构PI插相器,配合数字控制、相位插值的方式实现。经流片验证,在1~3.125 Gbps速率范围内抖动容限和频率偏移等指标均满足协议标准值要求,误码率小于1E-12,满足FC（FC-PI-4）、PCIE（1.1）和Rapid IO（1.3）的协议要求,工作温度范围为-55~125益。目前该电路已成功应用于PCIE、FC和RapidIO等多款SerDes中,并集成应用于多款高性能SoC芯片中。

一种用于622Mb/s光纤通讯的时钟恢复电路

提出了一种用于622Mb/s光纤通讯系统的时钟恢复电路。该电路采用改善的正交相关器结构,以改善传统的锁相环捕获范围窄、因环境噪声干扰而失锁的问题。同时,很好地解决了数据恢复电路中时钟和数据的校准问题。压控振荡器(VCO)采用全差分和延时插入技术,以抑制电源和衬底噪声,提高振荡频率范围。该电路采用2μm双极型工艺,在3.3V电压下工作,用Cadence软件进行模拟,捕获时间小于16μs,输出时钟抖动小于0.005UI。

用于时钟恢复电路的低抖动可变延迟线锁相环电路

文中给出了一个基于压控可变延迟线的电荷泵锁相环电路的设计 ,用于时钟恢复电路中采样时钟沿的定位 ,它的工作不受环境和工艺的影响 ,保证了采集数据的准确性。应用于延迟线中的改进的延迟单元有效地减小了相位抖动 ,环路滤波电路的设计避免了电荷重新分配引入的影响。电路采用 0 .35μm TSMC的 MOS工艺 ,在 3.3V的低电压下工作 ,模拟得到在最坏情况下 ,单个延迟模块的相位抖动为 2 0 ps,输出静态相位误差仅

10Gb/s 0.18μm CMOS注入式时钟恢复电路

介绍了一种利用0.18μm CMOS工艺实现,用于SDH系统STM-64级别(10GHz)的时钟恢复电路。该电路采用注入式振荡器辅助锁相环的锁定。文中分析该电路的系统结构、单元电路结构和环路设计,并给出了模拟结果和版图。

一种数据时钟恢复电路的研究与设计

提出了一种支持双数据率的数据时钟恢复电路,对电路中的鉴相器、环路滤波器、压控振荡器等进行了详细的分析研究和设计。基于0.18μm CMOS工艺,在电源电压1.8V下对电路进行仿真。仿真结果显示,电路在2.7Gb/s和1.62Gb/s随机流下的抖动峰峰值分别为14ps和12ps,功耗为80mW。测试结果显示,时钟恢复电路在2.7Gb/s和1.62Gb/s随机流下的抖动峰峰值分别为38ps和27ps。

10Gb/s时钟恢复电路温度特性的实验研究

介绍了分离结构的10Gb／s介质谐振器滤波器时钟恢复电路和两种改进方案的输出时神相住温度漂移现象的实验观测结果。0℃～50℃范围内只有改进方案才能通过误码率测试。

CMOS2.5 Gb/s时钟恢复电路设计

设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。

HDLC码流高精度时钟恢复电路的FPGA实现

提出了一种针对HDLC码流的高精度的时钟恢复电路。方案通过FPGA的可编程模块化设计,包含了小数分频、数据边沿采样、硬件倍频PLL及HDLC标志码脉宽测量等关键技术,实现从HDLC数据码流中恢复高精度时钟。经硬件实验验证,性能指标优秀,有较强的实用性,应用广泛。

一种用于突发PSK信号解调的时钟恢复电路

本文提出了一种适用于突发PSK信号解调的时钟恢复电路。重点介绍了时钟恢复电路的原理和算法。经实验验证，完全可以应用于突发PSK信号解调的实际电路设计中。

采用温度补偿介质谐振滤波器的10Gbit／s时钟恢复电路

本文介绍了一种用于１０Ｇｂｉｔ／ｓ数据再生的采用介质谐振滤波器的时钟恢复电路，为了对判决电路保持输入数据和时钟两者之间的相对相位尽可能恒定，这里首次使用了温度补偿技术。

应用于0.5~12.5Gb/s CMOS时钟数据恢复电路的相位插值器设计

文中采用28 nm CMOS工艺,设计了一款应用于半速率CDR电路中的相位插值器。该插值器采用锁相环提供的正交参考时钟,通过编码控制的DAC电流源调整电流权重控制输出相位,一个周期内可实现128次相位插值。为了提高接收器在多通道、多协议的性能,提出了输入时钟整形电路对斜率进行调节,提高了线性度。仿真结果表明,插值器在6.25 GHz工作频率下线性度良好,微分非线性(DNL)最大不超过1 LSB,积分非线性(INL)最大不超过2 LSB,实现了高线性度、宽频率范围的设计目标。

2.5Gb/s单片时钟恢复数据判决与1∶4分接集成电路的设计(英文)

用0.25μmCMOS工艺实现一个复杂的高集成度的2.5Gb/s单片时钟数据恢复与1∶4分接集成电路.对应于2.5Gb/s的PRBS数据(231-1),恢复并分频后的625MHz时钟的相位噪声为-106.26dBc/Hz@100kHz,同时2.5Gb/s的PRBS数据分接出4路625Mb/s数据.芯片面积仅为0.97mm×0.97mm,电源电压3.3V时核心功耗为550mW.

基于锁相环的时钟相位插值电路设计与实现

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供“128相”等相位差的时钟信号。为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值。仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性。

2.5 Gbit/s光接收机电路的全集成

提供了应用于光纤传输系统同步数字体系(SDH)STM-16级别(2.5 Gb it/s)的全集成光接收机电路的设计。采用TSMC 0.25μm CMOS工艺进行流片。芯片对应于5μA的2.5 Gb it/s的PRBS输入码流(231-1),可恢复出一路1.25 GHz时钟,同时将2.5 Gb it/s的PRBS数据分接成4路625 Mb it/s数据,输出的时钟与数据均为标准的400 mV的PCML电平。芯片面积为1.04 mm×0.97 mm,电源电压为3.3 V时功耗为850 mW。

一种高速SERDES抖动容限的高效仿真验证方法

文中针对高速SERDES总线接收端的验证提出了一种抖动容限验证方法,有效降低了流片风险。由于受温度、布线、信道寄生的影响较大,高速SERDES需要保证在恶劣信道,尤其是大的抖动干扰时仍能稳定工作,设计阶段对接收电路抗抖动特性的评估是一个复杂的验证过程,鲜有报道。文中基于对PCIE,SRIO,FC等信道和协议的研究,提出一种快速高效的RX端抖动容限的验证评估方法。经验证采用该模型能方便准确地评估RX的特性,经电路流片后,实际测试表明,采用该方法评估的抖动容限结果与测试结果精确符合,可在设计阶段显著优化RX的性能,并大幅降低流片的风险。