一种工业光纤通信的时钟数据恢复方法

工业光纤通信由于晶振误差、码间干扰、基线漂移等原因,接收端会存在数据恢复错误率高的问题。长距离工业光纤通信中,接收端串行数据的电平前后抖动量会增大。针对该问题,提出了一种工业光纤通信的时钟数据恢复方法。方法采用6倍时钟进行过采样,判断串行数据跳变沿并归集到同一时钟下,并动态选择采样时钟。根据电平抖动容差,确认不同情况下所采样数据的有效性。经数据处理,将多路时钟采样的数据恢复为本地时钟下的串行数据,并最终将串行数据转换为并行数据。仿真和测试验证了所提方法的有效性。

一种全速率线性25Gb/s时钟数据恢复电路

面向高速光通信系统的应用,提出了一种全速率线性25 Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于45 nm CMOS工艺,该CDR电路从版图后仿真结果得到:恢复25 Gb/s数据眼图的差分电压峰峰值V_(pp)和抖动峰峰值分别为1.3 V和2.93 ps;输出25 GHz时钟的差分电压峰峰值V_(pp)和抖动峰峰值分别为1 V和2.51 ps,相位噪声为-93.6 dBc/Hz@1 MHz。该芯片面积为1.18×1.07 mm^(2),在1 V的电源电压下功耗为51.36 mW。

一种四分之一速率时钟数据恢复电路设计

近年来,时钟数据恢复(Clock and Data Recovery,CDR)电路在高速通信中发挥着非常重要的作用。本文介绍了一种用于非归零(Non-Return to Zero,NRZ)码的无参考时钟四分之一速率的CDR电路。设计了满足四分之一速率的鉴相器(Phase Detector,PD),并采用SMIC 180nm工艺搭建完整电路系统进行仿真验证。

高速时钟与数据恢复电路技术研究

本文根据数据恢复时,本地时钟与输入数据之间的相位关系及其实现方式的不同,将高速时钟与数据恢复(CDR,Clock and Data Recovery)电路技术分为三类,也即前馈相位跟踪型,反馈相位跟踪型,以及盲过采样型。进而又分别对每一类型进行了细分并分别进行了深入的剖析和比较。最后又给出了不同应用环境下,CDR技术的选择策略,并指出了CDR技术的发展趋势。本文通过对高速CDR技术详尽而又深刻的分析比较,勾勒出了一个高速CDR技术的关系及发展演化图,使读者能够对现存的高速CDR技术及其发展趋势有一个前面而又清晰的认识。

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.

高速CMOS时钟数据恢复电路的设计与仿真

针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择的时钟恢复电路、可以消除亚稳态的超前滞后采样型鉴相器电路,以及基于精度可预置的"折半与顺序查找"相位选择算法的数字滤波器电路.采用SpectreVerilog进行数模混合仿真,结果表明电路可以正确处理2.5Gb/s差分输入数据,完成时钟恢复与数据重定时.

基于DVI的时钟数据恢复电路设计

设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰-峰值为183ps,均方值为24ps,满足DVI规范要求.

10Gb/sCMOS时钟和数据恢复电路的设计

介绍了利用0.18μmCMOS工艺实现了应用于光纤传输系统SDHSTM-64级别的时钟和数据恢复电路。采用了电荷泵锁相环(CPPLL)结构,CPPLL中的鉴相器能够鉴测相位产生超前滞后逻辑,采样数据具有1∶2分接的功能。振荡器采用全集成LC压控振荡器,鉴相器采用半速率的结构。对应于10Gb/s的PRBS数据(231-1),恢复出的5GHz时钟的相位噪声为-112dBc/Hz@1MHz,同时10Gb/s的PRBS数据分接出两路5Gb/s数据。芯片面积仅为1.00mm×0.8mm,电源电压1.8V时功耗为158mW。

5Gb/s0.18μm CMOS半速率时钟与数据恢复电路设计

基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。

利用FPGA延时链实现鉴相器时钟数据恢复

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差。根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定。环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到。经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下。

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路。采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据。同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能。设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用。

一种E1时钟数据恢复电路的设计

针对E1数据的时钟数据恢复问题,设计一种基于小数分频且有环路滤波功能的数控振荡器(DigitallyControlled Oscillator,DCO),给出一种新的全数字锁相环(All Digital Phase-Locked Loop,ADPLL)实现方案,将数字环路滤波器(Digital Loop Filter,DLF)和DCO集成到一个模块,从而实现一种E1时钟数据恢复(Clock Data Re-covery,CDR)电路。经过对比可知,新方案比传统ADPLL实现方案的电路集成度更高。理论分析显示,新方案电路性能可靠。

基于FPGA的时钟数据恢复电路的研究和设计

本文设计了一种利用FPGA的可编程输入延时单元(IDELAY)和锁相环输出同频多相时钟结合的8倍过采样高速时钟数据恢复电路。采用滑动窗口模式匹配的方法检测数据跳变边沿,消除了数据毛刺的干扰,并采用最佳采样相位正负调整的方法,吸收最佳采样相位突变,同时保留对输入信号的跟踪性能。通过仿真验证使用Cyclone II芯片最高工作频率可以达到300MHz。在SMT-1光口实测具有较高的抖动容限。

低功耗植入微系统自适应时钟数据恢复电路(英文)

设计一种超低功耗、适用于脉冲位置调制的时钟数据恢复电路.通过对电荷积分,将窄脉冲的时间间距转化为电压,可便捷地恢复精确同步的时钟和数据信号.为扩大可工作的数据率范围,数据恢复所需阈值电压根据输入信号自适应产生.采用CMOS 0.25μm工艺实现所设计的电路,通过仿真验证了其性能.该设计在输入数据率为45.5 kbit/s时,电路功耗仅为13μW.

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.

一种适用于射频电子标签的时钟数据恢复电路

提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特点。电路在Chartered0.35μm标准CMOS工艺下流片,实测此电路能在1.15V的低电压下工作,并且最低工作电流为3.4μA,适用于UHF射频电子标签芯片。

2.488 Gbit/s时钟数据恢复电路的设计

利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。

ADN2814时钟和数据恢复IC在光纤通信中的应用

介绍了时钟和数据恢复器件ADN2814的主要性能、内部结构和引脚功能,给出了ADN2814在信号传输中的应用电路,同时介绍了系统中时钟和数据恢复器件的选择方法及应用分析。

时钟数据恢复电路(CDR)专利技术分析

一、概述本文从时钟数据恢复电路的专利文件出发,从时钟数据恢复电路的技术分支、技术演进、专利申请态势和重要申请人分析等几个方面,分析时钟数据恢复电路的技术发展状况。从目前的专利申请来看,时钟数据恢复功能有多种方式,具体选择哪种结构,通常取决于系统指标,如功耗与抖动大小,以及当前使用工艺的限制,如电源电压和速度。总的来说,基于锁相环结构的CDR应用范围最广,是目前设计中的主流CDR。

2.5Gb/s PS/PI型半速率时钟数据恢复电路设计

采用标准0.18μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5Gb/s伪随机数据时,电路在1.8μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71ps和17.89ps,可以满足短距离I/O接口通信的需求。