基于缓冲器的ASIC芯片时序优化设计

超大规模集成电路制造工艺的飞速发展以及集成度的持续提高使得芯片时序收敛的难题日益凸显,时序作为数字芯片物理设计中的核心指标之一,其重要性不言而喻。在集成电路设计中,缓冲器的添加旨在优化扇出和降低互连线延迟,进而改善时序性能。然而,由于EDA工具在预测标准单元位置方面的局限性,自动插入缓冲器的方法可能存在不合理性。本文针对一款ASIC芯片的布局布线设计进行了深入探讨,采用Innovus作为设计工具,在布局阶段通过一种针对缓冲器插入的方法进行优化,实验结果表明,这一方法显著改善了布局布线后的设计结果,加速了时序的收敛过程。